CN105304711A - 具有不同局部阈值电压的半导体开关器件 - Google Patents

具有不同局部阈值电压的半导体开关器件 Download PDF

Info

Publication number
CN105304711A
CN105304711A CN201510347647.6A CN201510347647A CN105304711A CN 105304711 A CN105304711 A CN 105304711A CN 201510347647 A CN201510347647 A CN 201510347647A CN 105304711 A CN105304711 A CN 105304711A
Authority
CN
China
Prior art keywords
region
switch
switch element
semiconductor device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510347647.6A
Other languages
English (en)
Other versions
CN105304711B (zh
Inventor
E·维西诺瓦斯奎兹
C·法赫曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN105304711A publication Critical patent/CN105304711A/zh
Application granted granted Critical
Publication of CN105304711B publication Critical patent/CN105304711B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7398Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248Combination of bipolar and field-effect technology
    • H01L21/8249Bipolar and MOS technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41741Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/6634Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开的实施例涉及具有不同局部阈值电压的半导体开关器件。一种半导体器件,包括:半导体衬底,具有限定该半导体器件的有源区域的多个可开关单元;外缘;和布置在该可开关单元和该外缘之间的边缘端接区域。每个可开关单元包括本体区域、栅极电极结构和源极区域。源极金属化层与该可开关单元的源极区域形成欧姆接触。栅极金属化层与该可开关单元的栅极电极结构形成欧姆接触。该可开关单元所限定的有源区域包括至少一个具有第一阈值的第一可开关区域以及至少一个具有比第一阈值更高的第二阈值的第二可开关区域。该第一可开关区域所占的面积大于该第二可开关区域所占的面积。

Description

具有不同局部阈值电压的半导体开关器件
技术领域
这里所描述的实施例涉及半导体器件,尤其涉及诸如具有局部不同的阈值电压的半导体电源开关的半导体开关器件。
背景技术
具有大的芯片面积的半导体开关器件被提供有栅极信号发射极或栅极流道结构,诸如栅极焊盘、栅极环或栅极指状物,用于将外部电路所提供的外部开关信号传送至被布置在该半导体开关器件的有源区域中的全体可开关单元。
位于栅极金属化层所在的芯片区域的外缘或该外缘附近的单元能够在外部开关信号能够到达位于芯片面积的内部区域中的可开关单元之前的时刻接收到该外部开关信号。特别地,如果出现了持续时间很短的瞬态开关信号,则仅有接近于栅极信号发射极的那些单元被寻址并且因此被开关。接近于栅极信号发射极的单元因此必须携带有全负载电流,该全负载电流能够导致比额定电流更高的每单元电流。此外,外部开关信号跨芯片面积的这种非均匀分布会阻止可开关单元并行地进行开关。因此无法确保可开关单元的同时操作并且会出现非均匀的开关。
考虑到上述内容,需要进行改进。
发明内容
根据一个实施例,一种半导体器件包括半导体衬底,该半导体衬底具有:对半导体器件的有源区域进行限定的多个可开关单元;外缘;和布置在可开关单元和外缘之间的边缘端接区域。每个可开关单元包括本体区域、栅极电极结构和源极区域。源极金属化层与该可开关单元的源极区域形成欧姆接触。栅极金属化层与该可开关单元的栅极电极结构形成欧姆接触。该可开关单元所限定的有源区域包括至少一个具有第一阈值的第一可开关区域以及至少一个具有比第一阈值更高的第二阈值的第二可开关区域,其中该第一可开关区域所占的面积大于该第二可开关区域所占的面积。
根据一个实施例,一种半导体器件包括半导体衬底,该半导体衬底具有:限定该半导体器件的有源区域的多个可开关单元;外缘;和布置在可开关单元和外缘之间的边缘端接区域。每个可开关单元包括本体区域、栅极电极结构和源极区域。该本体区域包括在栅极电极结构附近的沟道区域。源极金属化层与该可开关单元的源极区域形成欧姆接触。栅极金属化层与该可开关单元的栅极电极结构形成欧姆接触。该可开关单元所限定的有源区域包括至少一个第一可开关区域以及不同于该第一可开关区域的第二可开关区域,其中布置在该第一可开关区域中的可开关单元的沟道区域的部分具有与布置在该第二可开关区域中的可开关单元的沟道区域的部分的掺杂浓度相比更低的掺杂浓度。
根据一个实施例,一种用于制造半导体器件的方法包括:提供半导体衬底,该半导体衬底具有外缘、有源区域以及布置在该有源区域和外缘之间的边缘端接区域;在该有源区域中形成多个可开关单元,其中每个可开关单元包括本体区域、栅极电极结构和源极区域,其中该可开关单元所限定的有源区域包括至少一个具有第一阈值的第一可开关区域以及至少一个具有比第一阈值更高的第二阈值的第二可开关区域,其中该第一可开关区域所占的面积大于该第二可开关区域所占的面积;形成与该可开关单元的源极区域形成欧姆接触的源极金属化层;以及形成与该可开关单元的栅极电极结构形成欧姆接触的栅极金属化层。
本领域技术人员在阅读以下详细描述以及观看附图之后将会认识到附加的特征和优势。
附图说明
图中的组件并非必然依比例绘制,而是强调图示出本发明的原理。此外,图中同样的附图标记表示相对应的部分。
图1图示了根据一个实施例的半导体开关器件,该半导体开关器件具有被边缘端接区域所包围的主单元区域。
图2图示了根据另一个实施例的半导体开关器件,该半导体开关器件具有第一可开关区域以及布置在第一可开关区域和边缘端接区域之间的第二可开关区域。
图3图示了根据又一个实施例的半导体开关器件,该半导体开关器件被设置在半导体衬底中,其中栅极金属化层包括栅极指状物。
图4是根据又一个实施例的图3所示的半导体开关器件的示意图,其中第二可开关区域被设置成接近于栅极金属化层。
图5是根据一个实施例的处于边缘端接区域处或在边缘端接区域附近的可开关单元的布局的示意图。
图6A是根据一个实施例的可开关单元的阵列的一部分的侧视图。
图6B是根据另一个实施例的可开关单元的阵列的一部分的侧视图。
图7图示了根据另一个实施例的半导体开关器件,该半导体开关器件具有第一可开关区域以及布置在第一可开关区域和边缘端接区域之间的第二可开关区域。
图8图示了根据又一个实施例的半导体开关器件,该半导体开关器件具有第一可开关区域、第二可开关区域、第三可开关区域和第四可开关区域。
图9图示了根据一个实施例的半导体器件的开关行为。
图10A和图10B图示了根据一个实施例的本体实施过程。
图11A和图11B图示了根据一个实施例的本体实施过程。
具体实施方式
在以下的详细描述中对附图加以参考,该附图形成了描述的一部分并且通过图示示出了其中可以实践本发明的具体实施例。就此而言,诸如“顶部”、“底部”、“前部”、“后部”、“之前”、“之后”、“横向”、“垂直”等的方向性术语随着对于所描述附图的方位的参考而使用。由于实施例的组件能够以多种不同方位定位,所以该方向术语是用于说明的目的而并非进行限制。所要理解的是,可以在不背离本发明范围的情况下利用其它实施例并且可以进行结构或逻辑的变化。因此,以下的详细描述并非以限制的含义加以理解,并且本发明的范围由所附权利要求所限定。所描述的实施例使用了具体的语言,其并不应当被理解为对所附权利要求的范围进行限制。
现在将详细参考各个实施例,其一个或多个示例在图中进行了图示。每个示例通过解释被提供,而并非意在作为本发明的限制。例如,作为一个实施例的一部分进行图示或描述的特征能够在其它实施例上使用或结合其它实施例使用以产生另外的实施例。本发明意在包括这样的修改和变化。示例使用具体语言进行描述,其并不应当被理解为限制所附权利要求的范围。附图并非依比例绘制并且仅是出于图示的目的。为了清楚,如果没有以其它方式有所指示,则相同的部件或制造步骤在不同附图中由相同附图标记所指示。
一般被缩写为Vth的场效应晶体管(FET)的阈值电压是该FET的导电属性在该处明显有所变化的栅极-源极电压的值,上述导电属性或者在增强型器件的情况下从非导电变为导电,或者在耗尽型器件的情况下随着栅极-源极电压的增大而从导电变为非导电。阈值电压也被称为夹断电压。对于增强型器件而言,当栅极电极和源极区域之间的电压高于阈值电压Vth时,在电介质区域或电解质层附近的本体区域的沟道区域中形成反向沟道。在该阈值电压处,在本体区域中所形成的沟道区域开始在晶体管的源极接触和漏极接触之间建立欧姆连接。低于该阈值电压,FET是非导电的。因此,阈值电压Vth经常是指在第一导电类型的两个半导体区域之间开始单极电流流动所必需的最小栅极电压,上述两个半导体区域形成晶体管结构的源极以及漂移或漏极。
在本说明书中,半导体衬底的第二表面被认为由半导体衬底的下表面或背侧表面所形成,而第一表面则被认为由半导体衬底的上表面、前表面或主表面所形成。因此,如本说明书中所使用的术语“上方”和“下方”在考虑该定向的情况下描述了一个结构特征相对于另一个结构特征的位置。
在本说明书的上下文中,术语“MOS”(金属氧化物半导体)应当被理解为包括更为一般的术语“MIS”(金属绝缘体半导体)。例如,术语MOSFET(金属氧化物半导体场效应晶体管)应当被理解为还包括具有并非氧化物的栅极绝缘体的FET,即术语MOSFET分别以IGFET(绝缘栅场效应晶体管)和MISFET(金属绝缘体半导体场效应晶体管)的更为一般的术语含义来使用。对于MOSFET的栅极材料而言,术语“金属”应当被理解为包括导电材料,诸如但并不局限于金属、合金、掺杂多晶半导体,以及诸如金属硅化物的金属半导体化合物。
诸如金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT)之类的场效应控制的开关器件已经被用于各种应用,包括在电源和功率转换器、电动汽车、空调以及甚至立体声系统中用作开关。特别就能够对大电流进行开关和/或以较高电压进行操作的功率器件而言,在导电的导通状态中经常期望具有低的电阻。这例如意味着对于所要开关的给定电流而言,跨接所接通的FET的压降—例如源极-漏极电压—期望为低。另一方面,在FET的关断或换向期间所出现的损耗也得以被保持为很小而使得整体损耗最小化。
如在本说明书中所使用的术语“半导体功率开关”描述了单个芯片上具有高电压和/或高电流开关能力的半导体器件。换句话说,功率半导体器件意在用于通常为安培范围内的高电流。在本说明书中,同义地使用术语“半导体功率开关”、“半导体开关器件”和“功率半导体器件”。
在本说明书的上下文中,术语“有源单元区域”或“有源区域”描述了半导体开关器件的半导体衬底中布置有携带负载电流的可开关单元的区域。有源区域中的可开关单元限定了该半导体开关器件的开关行为。特别地,有源区域至少可以包括一个主要或第一可开关区域以及一个第二可开关区域,可选地包括多于两个的不同可开关区域。不同可开关区域中的可开关单元至少在诸如栅极-漏极电容或阈值电压之类的物理属性上可以彼此有所不同。有源区域的不同可开关区域也被称作该有源区域的“子区域”并且描述了具有如下可开关单元或者部分可开关单元的区域,上述可开关单元具有与其它子区域的可开关单元的物理属性有所不同的物理属性。特别地,不同子区域能够被制造为具有不同阈值电压,从而使得具体子区域的个体单元或个体单元群组的阈值电压与另一个具体子区域的个体单元或个体单元群组的阈值电压有所不同。
在本说明书的上下文中,术语“单元间距”或“纵向间距”描述了有源区域中的可开关单元的间距。
在本说明书的上下文中,术语“栅极电极结构”描述了布置在半导体衬底附近并且通过电介质区域或电介质层而与半导体衬底绝缘的导电结构。当被看到处于半导体衬底的表面上时,栅极电极结构覆盖了半导体器件的不同区域,诸如本体区域和漂移区域。栅极电极结构包括处于本体区域附近的可开关单元的栅极电极,而且还包括彼此电连接的相邻栅极电极之间的电连接。栅极电极被配置为例如通过在本体区域中在可开关单元的相应源极区域和漂移区域之间的“反向沟道”的电场媒介形成而形成和/或控制本体区域中的沟道区域的导电性。当形成反向沟道时,沟道区域的导电类型通常发生变化—即被反转—而在源极和漏极区域之间形成单极电流路径。该栅极电极结构经常被常规地称作栅极多晶硅。
用于在栅极电极和本体区域之间形成电介质区域或电介质层的电介质材料的示例包括但并不局限于氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiOxNy)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)和二氧化铪(HfO2),以及包括不同绝缘材料的层叠的其组合形式。
术语“电连接”和“电连接的”描述了两个元件之间的欧姆连接。
在本说明书的上下文中,术语“栅极信号发射极”描述了向可开关单元的栅极电极结构提供外部开关信号传送的电极配置。在本说明书内,同义地使用术语“栅极金属化层”和“栅极信号发射极”。通常,栅极金属化层形成于栅极电极结构上以改善开关信号的分布。例如,栅极电极结构由多晶硅所形成并且可以具有覆盖有源区域的类似网状的结构,而栅极金属化层则在半导体器件的外围—例如在边缘端接区域—形成于栅极电极结构上并且与栅极电极结构形成欧姆接触。栅极金属化层例如可以包括栅极环,或者栅极环和从该栅极环延伸到有源区域之中的栅极指状物。栅极电极结构的网状结构包括用于源极插头或源极接触的开口。栅极信号发射极通常具有比栅极电极结构更低的特定电阻。例如,栅极信号发射极可以由比栅极电极结构更具传导性的材料所制成和/或能够被制作为比栅极电极结构更厚以减小电阻。
在本说明书中,n掺杂被称作第一导电类型,而p掺杂被称作第二导电类型。可替换地,半导体器件可以利用相反的掺杂关系而形成,而使得第一导电类型可以是p掺杂而第二导电类型可以是n掺杂。此外,一些附图通过在掺杂类型附近指示“-”或“+”而图示出相对的掺杂浓度。例如,“n-”表示比“n”掺杂区域的掺杂浓度小的掺杂浓度,而“n+”则具有比“n”掺杂区域的掺杂浓度更大的掺杂浓度。然而,指示相对掺杂浓度并非意味着相同的相对掺杂浓度的掺杂区域必然具有相同的绝对掺杂浓度,除非另外有所指示。例如,两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。这例如同样适用于n+掺杂和p+掺杂区域。
当描述可开关单元更接近于栅极金属化层时,这可以是指相应可开关单元到栅极金属化层的几何距离或者是指该可开关单元所具有的栅极电阻的电气值。例如,可开关单元被布置得越接近于栅极金属化层,其栅极电阻就越低。由于栅极结构的电阻还根据布置在栅极金属化层和特定可开关单元之间的可开关单元的布局而变化,所以两个特定的可开关单元的栅极电阻即使在二者具有距栅极金属化层的相同几何距离时也可以有所不同。因此,在使用电阻图形时,“更接近于栅极金属化层”描述了特定可开关单元比另一个特定可开关单元具有更低的栅极电阻。
参考图1,描述了具有在半导体衬底301中设置的多个可开关单元101的半导体开关器件300的第一实施例。半导体开关器件300具有有源区域10,该有源区域10具有被边缘端接区域600所包围的主要或第一可开关区域100。
半导体衬底301包括外缘604、有源区域10以及布置在有源区域10和外缘604之间的边缘端接区域600。可开关单元101布置在有源区域10之内并限定了该有源区域10。每个可开关单元101可以包括栅极电极结构和源极区域。此外,提供了源极金属化层,该源极金属化层通过经栅极电极结构中的开口进行延伸的相应插塞而与可开关单元101的源极区域形成欧姆接触。此外,每个可开关单元101包括本体区域,在本体区域中可以形成反向沟道和/或通过应用于栅极电极的电压控制反向沟道。
无源单元201定位在边缘端接区域600中。无源单元201不是可开关的或者无法携带负载电流。虽然无源单元201对于负载电流并无贡献,但是它们出于工艺的原因而被形成并且促进边缘端接区域600中的电压释放。
在具有高d(Vds)/dt的情况下,其中Vds是漏极-源极电压,或者在体二极管的换向的情形中,具有来自边缘端接区域600的大的(空穴)电流贡献。接近于边缘端接区域600的单元收集该电流。如果大的空穴电流沿n掺杂源极区域进行流动,则其能够触发电子从n区域发射到p掺杂本体区域中。这样的发射会导致极高电流以及器件的损坏。为了防止这种情况,处于有源区域10的外侧边界处的单元经常被设计为没有n掺杂源极区域,从而它们无法对负载电流有所贡献。因此,这些单元201是“无源”的。
栅极金属化层305在该实施例中形成于有源区域10之外的区域中并且包括栅极环或栅极流道304以及栅极焊盘302。
半导体开关器件可以包括但并不局限于MOS(金属氧化物半导体)晶体管,诸如MIS(金属绝缘体半导体)器件。因此,MOSFET(金属氧化物半导体场效应晶体管)可以包括例如氧化物的栅极绝缘体。栅极金属化层305可以包括栅极流道结构或栅极环、栅极焊盘、栅极指状物或者它们的任意组合。栅极电极结构可以包括高度掺杂的多晶硅。栅极金属化层305可以包括金属、金属合金和金属层堆叠中的至少一种。根据又一种修改,栅极金属化层305可以具有比栅极电极结构更高的特定传导性。
形成于单个芯片中的半导体开关器件可以由于个体可开关单元101的布局以及在半导体芯片上提供的全体可开关单元101的开关处理的组合而具有高电压和/或高电流开关能力。因此,如果个体可开关单元的开关行为能够被有效控制,则这样的半导体功率开关可以在许多应用中使用。
特别地,非均匀开关会主要在接近于栅极信号发射极—例如接近于栅极金属化层结构—的那些可开关单元进行开关的情况下在短的持续时间或短的开关过程内出现。例如,可开关单元的栅极处由于漏极-源极电压的快速变化所导致的寄生电流会在栅极产生持续时间短的电压升高。栅极-源极电压Vgs能够相当于以下等式(1)所给出的值。
Vgs≈Rg*Cgd*dV/dt,(1)
其中Rg是栅极电阻,Cgd是局部栅极-漏极电容,并且dV/dt是电压变化速率。如以上所描述的,栅极电极结构不仅形成实际的栅极电极,而且还形成到栅极金属化层的用于分布栅极信号的电连接。由于栅极电极结构具有给定的特定电阻(Ω/mm2),所以与更接近于栅极金属化层305进行布置的可开关单元101相比,以对于距栅极金属化层305更远的可开关单元101而言,由于距栅极金属化层305的距离更大,所以主要由栅极电极结构所限定的电阻Rg更高。在某些状况下,例如,在雪崩模式中,不同栅极电阻Rg在不同时间点使得可开关单元101导电,从而在该变换时间期间,通过半导体器件的整个电流由已经呈现导电的少数可开关单元101所承载。这会导致这些可开关单元101的局部过应力。通常,栅极金属化层305或边缘端接区域600附近的区域中的可开关单元101首先呈现导电并且因此必须承载大约整个开关电流,而有源区域10中更为中心的可开关区域中的可开关单元101则并未或并未完全开启或者在稍后开启。该非同一的行为有时被称作电流细丝的电流分割或形成。电流细丝的形成对所涉及的可开关单元产生应力并且会使得器件无法进行工作。
根据能够与这里所描述的其它实施例相结合的实施例,位于边缘端接区域600和栅极信号发射极305附近的可开关单元的物理属性可以与在有源区域10中更为中心地进行定位的可开关单元101的物理属性有所不同。这样的修改被用来至少部分地对非均匀的栅极信号渗透进行补偿。典型地,使更接近于栅极信号发射极305进行布置的可开关单元101的开关延迟,使得栅极信号在接近于栅极信号发射极305的可开关单元101在变为导电之前可以更深入地渗透到有源区域10之中。这增加了在由短周期的开关信号所限定的短时间周期期间导通(变为导电)的可开关单元101的数目。能够避免或者至少减少呈现导电的可开关单元101的区域中的局部过应力。
根据一个实施例,用于对变化的信号渗透进行补偿的局部变化的物理属性是阈值电压Vth。与距离栅极金属化层305更远的可开关单元101的阈值电压Vth相比,更接近于栅极金属化层305的可开关单元101可以具有更高的阈值电压Vth。特别地,可开关单元101的阈值电压可以处于从7伏特到2伏特的范围内,并且对于接近于栅极金属化层305的可开关单元101而言尤其可以处于4伏特至5.5伏特之间,并且对于更为远离栅极金属化层305的可开关单元101而言可以处于3伏特至3.5伏特之间。不同子区域之间的阈值电压的差异可以至少为0.2伏特,通常为0.5伏特至2伏特,例如1伏特至2伏特。
通常,第一和第二可开关区域的阈值电压低于栅极驱动器所提供的用于使半导体器件导通的标准电压。
根据能够与这里所描述的其它实施例相结合的实施例,与距离栅极金属化层305更远的可开关单元101的本体区域相比,更接近于栅极金属化层305的可开关单元101的本体区域可以具有更高的掺杂浓度(例如,附加的p注入)。例如,有源区域10可以包括均具有源极区域和本体区域的多个可开关单元101,其中每个可开关单元101具有特定的本体注入浓度,并且其中布置在有源区域10的外围区域中的可开关单元101的本体注入浓度比被该外围区域所包围的有源区域10的中心区域中更高。该外围区域可以在边缘端接区域600附近形成。
根据能够与这里所描述的其它实施例相结合的实施例,有源区域(有源单元区域)的结构能够被设计为使得可开关单元101的阈值电压Vth从有源区域10中接近于栅极金属化层305的子区域向有源区域10中距离栅极金属化层305更远的中心区域持续减小。根据能够与这里所描述的其它实施例相结合的另一个实施例,有源区域10能够被设计为使得可开关单元101的阈值电压Vth从有源区域10中接近于栅极金属化层305的子区域向有源区域10中距离栅极金属化层305更远的中心区域分步减小。
用于从栅极驱动器电路向可开关单元101传送开关信号的栅极金属化层305能够形成于边缘端接区域600中。栅极金属化层305与可开关单元101的栅极电极结构形成欧姆接触。栅极金属化层305可以包括在半导体衬底301的外部区域中所设置的栅极环304,以及栅极焊盘302。栅极环304尤其被用于具有多个可开关单元101的大面积的半导体器件以将所有可开关单元101的栅极电极结构与共用的栅极焊盘结构电连接。
根据例如图2所示的示例的一个实施例,可开关单元101、202所限定的有源区域10至少包括具有第一阈值的第一可开关区域100以及具有与第一阈值不同的第二阈值的第二可开关区域。例如,第一可开关区域100中的所有可开关单元101都具有相同的阈值电压,该阈值电压不同于第二可开关区域200中的所有单元202的阈值电压。
例如,第二可开关区域200被布置在栅极金属化层305和第一可开关区域100之间,其中第二可开关区域200具有比第一可开关区域100更高的阈值电压。
有源区域10包括可以由具有第一可开关单元101的第一可开关区域100所形成的第一可开关区域100,以及至少可以由具有第二可开关单元202的第二可开关区域200所形成的第二可开关区域200,其中第二可开关区域200至少部分包围第一可开关区域100。第一可开关区域100或主要可开关区域包括主要或第一可开关单元101,而第二可开关区域200包括第二可开关单元202。
如图2所示,半导体开关器件300a的第二可开关区域200接近或邻近边缘端接区域600进行布置,例如布置在第一可开关区域100与包括栅极金属化层306的边缘端接区域600之间。还可以提供第二可开关区域202,除了不同阈值之外,其还具有比第一可开关区域100中的第一可开关单元101更高的栅极-漏极电容。虽然第二可开关单元202在开关信号完全被分布至第一可开关单元101之前对开关信号进行接收,但是第二可开关单元202有所增大的阈值使得第二可开关单元的开关相对于第一可开关单元101有所延迟,从而第一可开关单元101和第二可开关单元202大致同时进行开关。第二可开关单元200可选地有所增大的栅极-漏极电容也使得第二可开关单元202的开关相对于第一可开关单元101有所延迟。
有源区域10因此可以包括第一可开关单元101的第一可开关区域100以及至少一个第二可开关单元202的第二可开关区域200,每个第一可开关单元101具有第一特定覆盖比率,每个第二可开关单元202具有第二特定覆盖比率,其中第二特定覆盖比率大于第一特定覆盖比率,并且其中第二可开关区域200被布置在第一可开关区域100和栅极金属化层305之间。
在本说明书的上下文中,术语“特定覆盖比率”描述了给定区域(单位面积)中由栅极电极结构所覆盖的面积与给定区域(单位面积)的总面积之间的特定比率。该单位面积例如可以是单个可开关单元的面积。在这种情况下,特定覆盖比率由所述单元的栅极电极结构的面积与所述可开关单元的总面积的比率所限定。特定覆盖比率对栅极-漏极电容有所影响。通常,特定覆盖比率越高,给定区域的栅极-漏极电容就越高。然而,给定区域并不需要对应于单个可开关单元。栅极电极结构的覆盖经常被称作栅极多晶硅覆盖。单位单元的大小例如在图6B中由箭头101和202针对第一可开关单元和第二可开关单元进行指示。
可开关单元101、202具有给定布局并且在向半导体衬底上看时具有单个连续源极区域。可开关单元101、202的大小可以在有源区域10中有所变化。根据一个实施例,有源区域10可以包括不同大小和/或布局的可开关单元101、202。一个示例是其中源极区域具有长条形状的所谓的条带布局(参见图11A)。由于条带可能相对长并且在向半导体衬底上看时甚至能够从边缘端接区域600的第一侧延伸至边缘端接区域600的与该第一侧相对的第二侧,所以单个可开关单元101、202可以从第一可开关区域100延伸至第二可开关区域200。在这种情况下,可开关单元的一部分形成第一可开关区域100的一部分,而该可开关的另一部分则形成第二可开关区域200的一部分。这样的可开关单元101因此将具有阈值电压有所不同的多个部分。因此,第一可开关区域100和第二可开关区域200之间的边界并不需要与个体可开关单元101、202的位置和边界相关联。
在另外的实施例中,个体可开关单元完全形成第一可开关区域100或第二可开关区域200中任一个的一部分,或者甚至在形成三个不同可开关区域的情况下形成第三可开关区域的一部分。在这种情况下,每个可开关单元具有给定阈值并且给定可开关区域的所有可开关单元具有相同阈值,其中不同可开关区域的可开关单元的阈值彼此不同。
根据一个实施例,第一可开关区域100和第二可开关区域200的阈值电压随着距栅极金属化层305的距离的增加而持续减小。可替换地,第一可开关区域100和第二可开关区域200的阈值电压随着距栅极金属化层305的距离的增加而分步减小。持续减小例如能够通过形成均具有给定阈值的多个不同可开关区域而获得。
图3图示了根据可以与这里所描述的其它实施例进行组合的又一个实施例的在半导体衬底30上所设置的具有经修改的栅极金属化层305b的半导体开关器件300b。如图3所示,除了图1所示的栅极金属化层305之外,半导体开关器件300b的栅极金属化层305b包括栅极指状物303。栅极金属化层305b包括栅极环304、栅极焊盘302和栅极指状物303。图3中示出了两个栅极指状物303。栅极指状物303的数量并不局限于两个,而是可以为三个、四个、五个或者甚至更多。栅极指状物303将开关信号更为有效地传送至主要可开关区域100之中。栅极金属化层305b所形成的栅极信号发射极与图1所示的布置相比更接近于主要可开关单元101进行延伸。
图4是具有接近于栅极金属化层305b提供的附加的第二可开关区域200的半导体开关器件300c的示意图。由于栅极金属化层305b包括深入延伸至有源区域10之中的栅极指状物303,所以第二可开关区域200也在有源区域10中深入延伸并且包围栅极指状物303。如图4中所最佳图示地,第二可开关区域200布置在第一可开关区域100和栅极金属化层305之间,也在其中形成栅极指状物303的区域之中,因为可开关单元202更接近于栅极指状物303进行布置,即距栅极指状物303具有更小的距离,与距栅极指状物303更大距离进行布置的可开关单元101相比也将更早地“看到”栅极电压。
根据能够与这里所描述的其它实施例相结合的实施例,第二可开关区域200的面积与第一和第二可开关区域100的总面积的比率可以为从5%到50%的范围内,尤其处于从10%到40%的范围内。第一可开关区域100大于第二可开关区域200。当半导体器件包括具有不同阈值电压的三个或四个可开关区域时,具有最低阈值电压的第一可开关区域100可以大于第二至第四可开关区域的总面积。
如以上所描述的,第二可开关单元202的物理属性可以被调整为与第一可开关单元101的物理属性有所不同,从而对开关行为进行调整以便对有源区域10中的非均匀栅极信号分布进行部分补偿。经调整的物理属性例如可以是相应可开关单元101、202的阈值电压Vth。
为了对阈值电压Vth进行局部调整,与距离栅极金属化层305、305b更远的第一可开关单元101的本体区域相比,第二可开关单元202的本体区域可以具有更高的p++注入。
根据一个实施例,每个本体区域包括在栅极电极结构附近的沟道区域,其中与布置在第二可开关区域200中的可开关区域202的沟道区域的多个部分的掺杂浓度相比,布置在第一可开关区域100中的可开关单元101的沟道区域的多个部分具有更低的掺杂浓度。这能够通过对第二可开关区域进行附加的本体注入而获得。
本体区域和本体区域的沟道区域为相同的导电类型,但是可以为不同的绝对掺杂浓度。可替换地,二者可以具有相同的掺杂浓度。
通常,与布置在第一可开关区域100中的可开关单元101的沟道区域的多个部分的掺杂浓度相比,布置在第二可开关区域200中的可开关单元202的沟道区域的多个部分具有更高的掺杂浓度。
根据一个实施例,每个本体区域包括本体接触区域(图6A中的312a),该本体接触区域具有比本体区域更高的掺杂浓度,其中布置在第一可开关区域100中的可开关单元101的本体接触区域的多个部分具有与布置在第二可开关区域200的可开关单元202的本体接触区域的多个部分中的掺杂浓度有所不同的掺杂浓度。
本体接触区域是与本体区域具有相同导电类型但是具有明显更高的绝对掺杂浓度以针对本体区域提供低欧姆接触的区域。当提供具有不同掺杂浓度的本体接触区域时,沟道区域的掺杂浓度将由于掺杂剂向外扩散至本体区域之中而同样有所变化。因此,本体接触区域的较高掺杂间接地增加了沟道区域的掺杂浓度。
根据一个实施例,与布置在第一可开关区域100中的可开关单元101的本体接触区域的多个部分的掺杂浓度相比,布置在第二可开关区域200中的可开关单元202的本体接触区域的多个部分具有更高的掺杂浓度。
图9图示了根据一个实施例的具有两个阈值电压不同的单元区域的半导体器件的开关行为。第一可开关单元101的阈值电压对应于Vth_a而第二可开关单元202的阈值电压则对应于Vth_b。因此,与第一可开关区域100中的可开关单元101相比,第二可开关区域200中的可开关单元202具有更高的阈值电压。为了比较,还示出了贯穿有源区域具有恒定阈值电压的器件的阈值电压Vth_a。横坐标指示单元距栅极金属化层的几何距离。
当电压信号被应用于栅极信号发射极(栅极金属化层305或305b)时,该电压信号并非立即被分布至所有可开关单元。图9中指示了时间t1处的示意性电压分布Vgs(t1)以及随后的时间t2的Vgs(t2)。针对所要开关的给定单元,可开关单元的相应栅极处的局部电压需要至少等于该单元的阈值电压。针对t1以及针对所有单元具有恒定阈值电压Vth_a的器件而言,在t1处呈现导电的单元的数量为n1。数量n1在这里表示在栅极信号发射极与其中局部电压U等于或高于阈值电压Vth_a的位置之间的所有单元的数量。因此,少量单元在具有恒定阈值电压的器件中已经导电,从而这些单元必须承载全部负载电流。与之不同地,当阈值电压Vth_b在第二可开关区域200中局部上升、同时将第一可开关区域100中的阈值电压保持在低电平时,在时间t1处呈现导电的单元的数量为零,因为Vth小于所有可开关区域100、200的相应局部阈值。
针对时间t2,具有恒定阈值电压Vth_a的器件的导电单元的数量为n2。由于第二可开关区域200中的局部电压U也高于Vth_b,所以具有不同阈值电压的器件的单元的数量也为n2。主要差异在于,对于在第二可开关区域200中具有局部增大的阈值电压Vth_b的器件而言,第二可开关区域200中的单元在随后的阶段变为导电。
如以下进一步解释的,具有不同阈值电压的可开关区域的数量可以大于两个。这允许更好地“近似”栅极电压信号分布,从而在相同时间或者在非常短的时间段内变为导电的单元的数量有所增加。
根据能够与这里所描述的其它实施例相结合的实施例,有源区域10包括第一可开关单元101的第一可开关区域100以及至少一个第二可开关单元202的第二可开关区域200,每个可开关单元101具有第一阈值电压,每个第二可开关单元202具有第二阈值电压,其中该第二阈值电压高于第一阈值电压,并且其中第二可开关区域200布置在第一可开关区域100和栅极金属化层305、305b之间。
根据一个实施例,可开关区域100、200的数量可以有所增加以针对预期关键配置情形(profile)对其进行调整,该预期关键配置情形取决于该技术的信号分布属性,诸如布局几何形状和栅极材料电阻。
根据又一个实施例,有源区域10的外环区域可以包括具有比位于有源区域10的中心区域中的可开关单元的阈值电压更高的阈值电压的可开关单元,其中该有源区域的外环区域提供了在该有源区域的中心区域和边缘端接区域之间的边界。
备选地,栅极金属化层可以布置在半导体器件中离开外缘进行布置的中心区域中。在这种情况下,第二可开关区域可以至少部分包围中心的栅极金属化层,并且第一可开关区域可以至少部分包围第二可开关区域,其中第二可开关区域具有比第一可开关区域更高的特定阈值。
以下参考图5对可开关单元的详细结构进行描述。
能够关于图5所描绘的单元布局对制造半导体开关器件300的方法进行说明。该方法包括提供半导体衬底300,该半导体衬底300具有外缘604、有源区域10以及布置在有源区域10和外缘604之间的边缘端接区域600。多个可开关单元101形成于有源区域10中,其中每个可开关单元101包括栅极电极结构和源极区域。源极金属化层被形成为与可开关单元101的源极区域形成欧姆接触。
此外,栅极金属化层305被形成为与可开关单元101的栅极电极结构形成欧姆接触。更接近于栅极金属化层305的可开关单元101的阈值电压Vth被设置为高于距离栅极金属化层305更远的可开关单元101的阈值电压Vth。阈值电压Vth的定制可以通过调节注入剂量来提供。
图5图示了形成于有源区域10的例如可以形成第三可开关区域250的外围子区域之中的单元结构。边缘端接区域600至少部分包围有源区域10的第三可开关区域250。第三可开关区域250包括第三可开关单元252。边缘端接区域600包括无源单元203。此外,描绘了有源区域的第三可开关区域250中的第三可开关单元252的单元布置的纵向间距603。
为了将掺杂剂关于第一可开关单元101有选择地注入到第二可开关单元202的本体区域或沟道区域中,可以使用辅助注入掩膜,该辅助注入掩膜可以具有与图2或图4中的第一可开关区域100的范围对应的覆盖。第二可开关区域200因此保持不被覆盖并且可以在那里注入附加掺杂剂以针对第一可开关区域100有选择地提高第二可开关区域200中的本体区域、沟道区域或本体接触区域中的掺杂浓度。
图10A和图10B中图示了使用附加本体注入的工艺。如图10A所示,第一本体注入全局执行而并没有任何辅助注入掩膜。图10B图示了使用覆盖第一可开关区域100的辅助注入掩膜370的第二本体注入。如图10A和图10B所示,单元布局是条形布局,并且辅助注入掩膜370在半导体衬底301的外围区域中仅覆盖了可开关单元的一部分,同时完全覆盖了半导体衬底301的中心部分。因此,仅接收第二本体注入的未被覆盖的可开关单元101的部分形成第二可开关区域200。
图11A和图11B图示了用于具有条带布局的可开关单元101的半导体器件的两种本体注入。第二本体注入使用覆盖第一可开关区域100的辅助注入掩膜371来执行。可开关单元101因此仅在中心区域被覆盖,该中心区域随后形成第一可开关区域100。
根据一个实施例,一种制造半导体开关器件的方法可以包括:提供半导体衬底,该半导体衬底具有外缘、有源区域以及布置在该有源区域和外缘之间的边缘端接区域;在该有源区域中形成多个可开关单元,其中每个可开关单元包括本体区域、栅极电极结构和源极区域,其中由可开关单元所限定的有源区域至少包括具有第一阈值的第一可开关区域以及具有与第一阈值不同的第二阈值的第二可开关区域;形成与可开关单元的源极区域形成欧姆接触的源极金属化层;以及形成与可开关单元的栅极电极结构形成欧姆接触的栅极金属化层。
根据能够与这里所描述的其它实施例相结合的实施例,栅极金属化层可以包括栅极电极结构,诸如从由栅极流道结构、栅极焊盘、栅极环、栅极指状物或者它们的任意组合所组成的群组中所选择的导电结构。特别地,多个可开关单元可以包括从由MOSFET、MISFET、IGBT、SJFET(超结FET)以及它们的任意组合所组成的群组中所选择的晶体管。SJFET是补偿器件。
图6A是半导体器件300的一部分的截面图,其中图示了两个相邻的可开关单元。
半导体衬底301具有上部的第一侧310以及下部的第二侧309。在第二侧309形成漏极区域307,漏极区域307电连接至漏极金属化层308。第一pn结314形成于漂移区域306和本体区域312之间。栅极电极结构315包括栅极电极并且形成栅极-源极电容Cgs和栅极-漏极电容Cgd。本体区域312和源极区域313通过源极接触317与源极金属化层319电连接,并且因此在该实施例处于源极电位。根据另一个实施例,本体区域312并不电连接至源极金属化层319并且因此是浮置的。栅极-源极电容Cgs的面积占据了栅极电极315的横向外侧部分,例如栅极电极结构315与源极区域313和本体区域312的无场部分重叠的区域,在该无场部分中并不形成空间电荷区。本体区域312的无场部分和源极区域313形成栅极-源极电容Cgs的反电极。
另一方面,栅极电极结构315的中心部分形成栅极-漏极电容Cgd。该反电极在这里通过漂移区域306的无场部分所形成,该无场部分例如漂移区域306中处于空间电荷区之下的部分。栅极-漏极电容Cgd的“电容器电介质层”由电介质层318和空间电荷区所形成。
为了在源极接触317和本体区域312之间形成良好的欧姆接触,形成相应的本体接触区域312a,本体接触区域312a具有比本体区域312的掺杂浓度更高的掺杂浓度。
如图6A所示,栅极-漏极电容Cgd可以取决于栅极电极结构315的面积与半导体衬底的面积之间的特定覆盖比率。这里注意到,有源区域包括第一可开关区域100的区域以及第二可开关区域的区域(例如,参见图2和图4)。这里,与有源区域中距离栅极金属化层更远的区域中相比,栅极电极结构315的特定覆盖比率在有源区域中更接近于栅极金属化层的区域中可以更高。
这在图6B中示意性地进行了图示,图6B示出了根据一个实施例的通过半导体器件的截面图。图6B示出了具有作为有源区域的中心可开关区域的第一可开关区域100和有源区域的第二可开关区域200的有源区域,该有源区域由第一可开关区域100和第二可开关区域200所形成。第二可开关区域200包围第一可开关区域100。
如能够在图6B中看到的,栅极电极结构315从第一可开关区域100延伸至边缘端接区域600。栅极金属化层305特别是栅极环形成在栅极电极结构315上的边缘端接区域600中或者与栅极电极结构315相接触地形成在边缘端接区域600中。另外的栅极指状物也可以与栅极电极结构315相接触地形成以从栅极环305延伸至第二可开关区域200中。
图6B中还示出了不同的p注入,该p注入由相应本体区域312的掺杂浓度p1和p2所指示。第二可开关区域200中的本体区域312的掺杂浓度p2高于第一可开关区域100中的本体区域312的掺杂浓度p1,以局部增大第二可开关区域200中的阈值电压Vth。
图7图示了根据一个实施例的半导体开关器件300d,该半导体开关器件300d具有第一可开关区域100以及布置在第一可开关区域100和边缘端接区域600之间的第二可开关区域200。特别地,有源区域10可以包括具有第一可开关单元101的第一可开关区域100以及具有第二可开关单元202的第二可开关区域200,其中第二可开关区域200至少部分地包围第一可开关区域100。第一可开关区域100或主要可开关区域包括主要或第一可开关单元101,而第二可开关区域200则包括子区域单元202或第二单元。
如图7所示,第二可开关区域200接近或邻近边缘端接区域600进行布置。由于栅极环304和栅极焊盘302所形成的栅极金属化层305布置在边缘端接区域200之内,所以与位于主要可开关区域100中的第一可开关单元101相比,布置在第二可开关区域中的可开关单元202能够在更短的时间周期内接收到开关信号。半导体衬底的物理尺寸可以由衬底长度601以及衬底宽度602所限定。衬底长度可以处于从5mm到15mm的范围内,并且通常相当于大约10mm。衬底宽度可以处于从4mm到10mm的范围内,并且通常相当于大约7mm。
图8图示了根据能够与这里所描述的其它实施例相结合的又一个实施例的半导体开关器件300e,该半导体开关器件300e具有第一可开关区域100以及布置在第一可开关区域100和边缘端接区域600之间的多于一个的第二可开关区域200a、200b。
在图8所示的布置中,有源区域10的第一可开关区域100可以包括具有大约2.8伏特的阈值电压Vth的可开关单元101。根据一个实施例,可以提供至少四个可开关区域或可开关区域100、200a、200b、200c。这里,有源区域10的第二可开关区域200a至少部分地包围第一可开关区域100,并且可以包括具有大约3.2伏特的阈值电压Vth的可开关单元202a。有源区域10的第三可开关区域200b至少部分地包围第二可开关区域200a,并且可以包括具有大约3.8伏特的阈值电压Vth的可开关单元202b。此外,有源区域10的第四可开关区域200c至少部分地包围第三可开关区域200b,并且可以包括具有大约4.4伏特的阈值电压Vth的可开关单元202c。这里,与距离栅极金属化层更远的可开关单元的本体注入剂量相比,更接近于栅极金属化层305的可开关单元的本体注入剂量可以更高。特别地,本体注入剂量可以通过在单元形成工艺期间调节注入开口而进行调节。特别地,与距离栅极金属化层更远的可开关单元的本体区域相比,更接近于栅极金属化层305的可开关单元的本体区域可以具有更高的p++注入。
为了变化阈值电压,可以执行一个或多个附加注入步骤。例如,针对第一可开关区域100和第二可开关区域200,可以全局执行本体注入,而仅针对第二可开关区域200执行附加p注入。对于该附加p注入,可以使用覆盖第一可开关区域100的额外掩膜。
为了为可开关区域100、200a、200b、200c提供不同的阈值电压,执行第一或全局本体注入。该器件的其它区域可以被本体注入掩膜所保护。随后,在该本体注入掩膜上形成第一辅助掩膜。如图8所示,该第一辅助掩膜具有对应于第一可开关区域100的大小和形状。在该第一辅助掩膜就位的情况下,执行第二本体注入,该第二本体注入将掺杂剂引入到除第一可开关区域100的本体区域以外的所有本体区域之中。图10A、图10B、图11A和图11B示例性地图示了一个辅助掩膜的使用。在形成三个或更多可开关区域时可以使用具有经调整大小的另外的辅助掩膜。
随后在第一辅助掩膜上形成第二辅助掩膜,或者在第一辅助掩膜已经在第二本体注入之后被去除时在本体注入掩膜上形成第二辅助掩膜。如图8所示,第二辅助掩膜具有与第二可开关区域202a和第一可开关区域100对应的大小和形状,以覆盖第一可开关区域100和第二可开关区域202a。在该第二辅助掩膜就位的情况下,执行第三注入,该第三注入将掺杂剂引入到除第一可开关区域100和第二可开关区域202a的本体区域以外的所有本体区域之中。
随后在第二辅助掩膜上形成第三辅助掩膜,或者在第二辅助掩膜已经在第三本体注入之后被去除时在本体注入掩膜上形成第三辅助掩膜。如图8所示,第三辅助掩膜具有与第三可开关区域202b、第二可开关区域202a和第一可开关区域100对应的大小和形状,以覆盖全部三个可开关区域100、202a、202b。在该第三辅助掩膜就位的情况下,执行第四注入,该第四注入将掺杂剂引入到除第一可开关区域100、第二可开关区域202a和第三可开关区域202b的本体区域以外的所有本体区域之中。
第四可开关区域202c的本体区域因此接收第四本体注入,第三可开关区域202b的本体区域接收第三本体注入,第二可开关区域202a的本体区域接收第二本体注入,而第一可开关区域100的本体区域接收第一本体注入。因此能够获得从第一可开关区域100到第四可开关区域202c的本体区域的掺杂浓度的分步增加。
出于说明的目的,当具有第一可开关区域100和第二可开关区域时,用于在有源区域10的第一可开关区域100和第二可开关区域200中形成本体区域的全局p注入工艺引入5*1016/cm3和1.5*1017/cm3之间的掺杂浓度,尤其处于1*1017/cm3和1.25*1017/cm3之间。对于仅在第二可开关区域200中注入掺杂剂的附加p注入工艺而言,可以使用1*1017/cm3和4*1017/cm3之间、特别是1.5*1017/cm3和2.5*1017/cm3之间的剂量。
当形成三个或更多不同可开关区域时,注入剂量和附加p注入工艺的数量相应地进行调整。
此外,有源区域10可以包括第一可开关单元的第一可开关区域、第二可开关单元的第二可开关区域以及至少一个第三可开关单元的第三可开关区域,每个第一可开关单元具有第一阈值电压,每个第二可开关单元具有第二阈值电压,每个第三可开关单元具有第三阈值电压,其中该第三阈值电压大于第二阈值电压,该第二阈值电压大于第一阈值电压,并且第二可开关区域布置在第一可开关区域和第三可开关区域之间。
考虑到上述内容,根据一个实施例,一种半导体衬底包括:对该半导体器件的有源区域进行限定的多个可开关单元,外缘,以及布置在可开关单元和外缘之间的边缘端接区域。每个可开关单元包括本体区域、栅极电极结构和源极区域。该本体区域具有本体接触区域,本体接触区域具有比本体区域更高的掺杂浓度。源极金属化层与可开关单元的源极区域和本体接触区域形成欧姆接触。栅极金属化层与可开关单元的栅极电极结构形成欧姆接触。可开关单元所限定的有源区域至少包括第一可开关区域和不同于第一可开关区域的第二可开关区域,其中布置在第一可开关区域中的可开关单元的本体接触区域的多个部分具有与布置在第二可开关区域中的可开关单元的本体接触区域的多个部分不同的掺杂浓度。
为便于描述,使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等的空间相关用语,以便对一个元件关于第二元件的定位进行解释。这些术语意在包含与图中所描绘的那些定向之外的不同器件定向。另外,诸如“第一”、“第二”等的用语也被用来描述各种要素、区域、分段等而同样并非意在进行限制。同样的用语贯穿该描述而指代同样的要素。
如这里所使用的,术语“具有”、“包括”、“包含”等是开放式用语,其表示存在所提到的要素或特征,但是并不排除附加的要素或特征。除非上下文明确地另外指出,否则冠词“一”、“一个”和“该”意在包括复数以及单数。
考虑到以上变化和应用的范围,应当理解的是,本发明并不被以上描述所限制,也并不被附图所限制。相反,本发明仅受以下权利要求及其法律等同方案所限制。
以上所撰写的描述使用具体实施例公开了本发明,其包括最佳模式并且还使得任意本领域技术人员能够制造并使用本发明。虽然已经在各个具体实施例的方面对本发明进行了描述,但是本领域技术人员将会认识到,本发明在权利要求的精神和范围内能够在修改的情况下进行实践。特别地,以上所描述的实施例的相互并不排斥的特征可以互相结合。可专利保护的范围由权利要求所限定,并且可以包括本领域技术人员内所预见到的其它示例。如果这样的其它示例具有并不与权利要求的字面语言有所不同的结构要素,或者它们包括与权利要求的字面语言具有非实质性差异的等同结构要素,则它们意在处于权利要求的范围之内。
所要理解的是,除非另外特别指出,否则这里所描述的各个实施例的特征可以互相结合。
虽然这里已经图示并描述了具体实施例,但是本领域技术人员将要意识到的是,各种替换和/或等同实施方式能够替代所图示和描述的具体实施例而并不背离本发明的范围。本申请意在覆盖这里所讨论的具体实施例的任意调整或变化。因此,本发明意在仅由权利要求及其等同方案所限定。

Claims (23)

1.一种半导体器件,包括:
半导体衬底,包括多个可开关单元、外缘和布置在所述可开关单元和所述外缘之间的边缘端接区域,所述多个可开关单元限定所述半导体器件的有源区域,每个所述可开关单元包括本体区域、栅极电极结构和源极区域;
源极金属化层,与所述可开关单元的源极区域形成欧姆接触;和
栅极金属化层,与所述可开关单元的栅极电极结构形成欧姆接触;
其中所述可开关单元所限定的所述有源区域包括至少一个具有第一阈值的第一可开关区域以及至少一个具有比所述第一阈值更高的第二阈值的第二可开关区域,并且
其中所述第一可开关区域所占的面积大于所述第二可开关区域所占的面积。
2.根据权利要求1所述的半导体器件,其中所述第二可开关区域被布置在所述栅极金属化层和所述第一可开关区域之间。
3.根据权利要求2所述的半导体器件,其中所述第一可开关区域和所述第二可开关区域的阈值电压随着距所述栅极金属化层的距离增大而持续减小。
4.根据权利要求2所述的半导体器件,其中所述第一可开关区域和所述第二可开关区域的阈值电压随着距所述栅极金属化层的距离增大而分步减小。
5.根据权利要求1所述的半导体器件,其中所述第一可开关区域的阈值电压处于3伏特至3.5伏特之间,并且所述第二可开关区域的阈值电压处于4伏特至5.5伏特之间。
6.根据权利要求1所述的半导体器件,其中所述多个可开关单元包括从由MOSFET、MISFET、IGBT、SJFET以及它们的任意组合所组成的群组中所选择的至少一个晶体管。
7.根据权利要求1所述的半导体器件,其中当以平面图向所述半导体衬底上看时,所述第二可开关区域所占的面积处于所述第一可开关区域和所述第二可开关区域所占的总面积的5%和50%之间。
8.根据权利要求1所述的半导体器件,其中每个本体区域包括比其余本体区域具有更高掺杂浓度的本体接触区域,其中与布置在所述第二可开关区域中的可开关单元的本体接触区域的掺杂浓度相比,布置在所述第一可开关区域中的可开关单元的本体接触区域的多个部分具有更低的掺杂浓度。
9.根据权利要求8所述的半导体器件,其中所述第一可开关区域和所述第二可开关区域的本体接触区域的掺杂浓度随着距所述栅极金属化层的距离增大而分步减小。
10.根据权利要求8所述的半导体器件,其中每个本体区域包括比其余本体区域具有更高掺杂浓度的本体接触区域,其中与布置在所述第一可开关区域中的可开关单元的本体接触区域的多个部分的注入宽度相比,布置在所述第二可开关区域中的可开关单元的本体接触区域的多个部分具有更大的注入宽度。
11.根据权利要求10所述的半导体器件,其中所述第一可开关区域和所述第二可开关区域的本体接触区域的注入的宽度随着距所述栅极金属化层的距离增大而分步减小。
12.根据权利要求1所述的半导体器件,其中每个本体区域包括在所述栅极电极结构附近的沟道区域,其中与布置在所述第二可开关区域中的可开关单元的沟道区域的多个部分的掺杂浓度相比,布置在所述第一可开关区域中的可开关单元的沟道区域的多个部分具有更低的掺杂浓度。
13.根据权利要求12所述的半导体器件,其中所述第一可开关区域和所述第二可开关区域的本体区域的掺杂浓度随着距所述栅极金属化层的距离增大而分步减小。
14.根据权利要求1所述的半导体器件,其中所述第一可开关区域形成所述有源区域的中心区域,并且其中所述第一可开关区域至少部分地被所述第二可开关区域所包围。
15.根据权利要求1所述的半导体器件,其中所述有源区域的外环区域包括具有比位于所述有源区域的中心区域中的可开关单元更高的阈值电压,其中所述有源区域的外环区域提供在所述有源区域的中心区域与所述边缘端接区域之间的边界。
16.一种半导体器件,包括:
半导体衬底,包括多个可开关单元、外缘和布置在所述可开关单元和所述外缘之间的边缘端接区域,所述多个可开关单元限定所述半导体器件的有源区域,每个所述可开关单元包括本体区域、栅极电极结构和源极区域,所述本体区域包括在所述栅极电极结构附近的沟道区域;
源极金属化层,与所述可开关单元的源极区域形成欧姆接触;和
栅极金属化层,与所述可开关单元的栅极电极结构形成欧姆接触;
其中所述可开关单元所限定的所述有源区域包括至少一个第一可开关区域以及不同于所述第一可开关区域的第二可开关区域,其中布置在所述第一可开关区域中的可开关单元的沟道区域的多个部分具有与布置在所述第二可开关区域中的可开关单元的沟道区域的多个部分的掺杂浓度相比更低的掺杂浓度。
17.根据权利要求16所述的半导体器件,其中所述第二可开关区域布置在所述栅极金属化层和所述第一可开关区域之间。
18.根据权利要求16所述的半导体器件,其中所述第一可开关区域和所述第二可开关区域的掺杂浓度随着距所述栅极金属化层的距离增大而分步减小。
19.根据权利要求16所述的半导体器件,其中布置在所述第二可开关区域中的可开关单元的沟道区域的多个部分的掺杂浓度处于1.5*1017/cm3和2.5*1017/cm3之间,并且其中布置在所述第一可开关区域中的可开关单元的沟道区域的多个部分的掺杂浓度处于1*1017/cm3和1.25*1017/cm3之间。
20.一种用于制造半导体器件的方法,包括:
提供半导体衬底,所述半导体衬底包括外缘、有源区域以及布置在所述有源区域和所述外缘之间的边缘端接区域;
在所述有源区域中形成多个可开关单元,其中每个所述可开关单元包括本体区域、栅极电极结构和源极区域,其中所述可开关单元所限定的所述有源区域包括至少一个具有第一阈值的第一可开关区域以及至少一个具有比所述第一阈值更高的第二阈值的第二可开关区域,并且其中所述第一可开关区域所占的面积大于所述第二可开关区域所占的面积;
形成与所述可开关单元的源极区域形成欧姆接触的源极金属化层;以及
形成与所述可开关单元的栅极电极结构形成欧姆接触的栅极金属化层。
21.根据权利要求20所述的方法,其中每个本体区域包括在所述栅极电极结构附近的沟道区域,所述方法进一步包括:
通过将掺杂剂注入到所述本体区域的沟道区域中而执行阈值调节注入工艺,其中第一注入剂量被注入到布置在所述第一可开关区域中的可开关单元的沟道区域的多个部分中,并且所述第二注入剂量被注入到布置在所述第二可开关区域中的可开关单元的沟道区域的多个部分中,其中所述第二注入剂量高于所述第一注入剂量。
22.根据权利要求21所述的方法,其中执行所述阈值调节注入工艺包括:
形成本体注入掩膜,并且通过第一注入工艺将掺杂剂注入到所述第一可开关区域和所述第二可开关区域中;以及
在所述本体注入掩膜上形成辅助注入掩膜,其中所述辅助注入掩膜覆盖所述第一可开关区域中的本体注入掩膜而留下所述第二可开关区域中的本体注入的区域未被覆盖,并且通过第二注入工艺将掺杂剂注入到所述第二可开关区域中的未被覆盖的本体区域的沟道区域中。
23.根据权利要求22所述的方法,其中每个本体区域包括本体接触区域,所述方法进一步包括:
通过将掺杂剂注入到所述本体接触区域之中而执行本体接触区域注入工艺,其中第一注入剂量被注入到布置在所述第一可开关区域中的可开关单元的本体接触区域的多个部分中,并且第二注入剂量被注入到布置在所述第二可开关区域中的可开关单元的本体接触区域的多个部分中,其中所述第二注入剂量高于所述第一注入剂量。
CN201510347647.6A 2014-06-20 2015-06-19 具有不同局部阈值电压的半导体开关器件 Active CN105304711B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/310,011 US9349795B2 (en) 2014-06-20 2014-06-20 Semiconductor switching device with different local threshold voltage
US14/310,011 2014-06-20

Publications (2)

Publication Number Publication Date
CN105304711A true CN105304711A (zh) 2016-02-03
CN105304711B CN105304711B (zh) 2019-03-29

Family

ID=54768062

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510347647.6A Active CN105304711B (zh) 2014-06-20 2015-06-19 具有不同局部阈值电压的半导体开关器件

Country Status (3)

Country Link
US (1) US9349795B2 (zh)
CN (1) CN105304711B (zh)
DE (1) DE102015109329B4 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887429A (zh) * 2016-09-30 2018-04-06 罗姆股份有限公司 半导体器件和半导体封装件
CN108475674A (zh) * 2016-12-22 2018-08-31 新电元工业株式会社 半导体装置
CN110785853A (zh) * 2017-06-21 2020-02-11 克里公司 包括具有平滑的接通行为和改善的线性度的多个单位单元晶体管的半导体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522674B2 (en) 2016-05-18 2019-12-31 Rohm Co., Ltd. Semiconductor with unified transistor structure and voltage regulator diode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798022B1 (en) * 2003-03-11 2004-09-28 Oki Electric Industry Co., Ltd. Semiconductor device with improved protection from electrostatic discharge
CN101154664A (zh) * 2006-09-28 2008-04-02 三洋电机株式会社 绝缘栅型半导体装置
CN101409285A (zh) * 2007-09-21 2009-04-15 三洋电机株式会社 半导体装置及其制造方法
CN102891168A (zh) * 2011-07-19 2013-01-23 万国半导体股份有限公司 用于高压端接的带场阈值mosfet的半导体器件

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0293846A1 (de) 1987-06-05 1988-12-07 Siemens Aktiengesellschaft MIS-Leistunsgstransistor
JPH0396282A (ja) 1989-09-08 1991-04-22 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
US5121176A (en) * 1990-02-01 1992-06-09 Quigg Fred L MOSFET structure having reduced gate capacitance
US5146426A (en) * 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
JPH0563202A (ja) 1991-09-02 1993-03-12 Fuji Electric Co Ltd 半導体装置
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
FR2763735B1 (fr) * 1997-05-22 1999-08-13 Sgs Thomson Microelectronics Etage de sortie de puissance pour la commande de cellules d'ecran a plasma
DE19808348C1 (de) 1998-02-27 1999-06-24 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
KR100291384B1 (ko) 1998-12-31 2001-07-12 윤종용 반도체장치의레이아웃방법
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4963144B2 (ja) * 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
US6525372B2 (en) * 2000-11-16 2003-02-25 Silicon Wireless Corporation Vertical power devices having insulated source electrodes in discontinuous deep trenches
US6710405B2 (en) 2001-01-17 2004-03-23 Ixys Corporation Non-uniform power semiconductor device
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
KR100895305B1 (ko) * 2002-09-17 2009-05-07 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
DE10246960B4 (de) 2002-10-09 2004-08-19 Infineon Technologies Ag Feldeffektleistungstransistor
WO2007063662A1 (ja) * 2005-11-29 2007-06-07 Kyocera Corporation 画像表示装置
US8035159B2 (en) 2007-04-30 2011-10-11 Alpha & Omega Semiconductor, Ltd. Device structure and manufacturing method using HDP deposited source-body implant block
US20090096027A1 (en) 2007-10-10 2009-04-16 Franz Hirler Power Semiconductor Device
US7939882B2 (en) * 2008-04-07 2011-05-10 Alpha And Omega Semiconductor Incorporated Integration of sense FET into discrete power MOSFET
US7982253B2 (en) * 2008-08-01 2011-07-19 Infineon Technologies Austria Ag Semiconductor device with a dynamic gate-drain capacitance
US8680610B2 (en) 2009-12-17 2014-03-25 Force Mos Technology Co., Ltd. Trench MOSFET having floating dummy cells for avalanche improvement
US8698232B2 (en) 2010-01-04 2014-04-15 International Rectifier Corporation Semiconductor device including a voltage controlled termination structure and method for fabricating same
JP5687364B2 (ja) * 2012-01-06 2015-03-18 三菱電機株式会社 半導体装置
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8546875B1 (en) * 2012-03-14 2013-10-01 Infineon Technologies Austria Ag Vertical transistor having edge termination structure
US8921931B2 (en) * 2012-06-04 2014-12-30 Infineon Technologies Austria Ag Semiconductor device with trench structures including a recombination structure and a fill structure
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2013258333A (ja) 2012-06-13 2013-12-26 Toshiba Corp 電力用半導体装置
US9214521B2 (en) * 2012-06-21 2015-12-15 Infineon Technologies Ag Reverse conducting IGBT
US20130341673A1 (en) * 2012-06-21 2013-12-26 Infineon Technologies Ag Reverse Conducting IGBT
US9859274B2 (en) * 2012-07-11 2018-01-02 Infineon Technologies Dresden Gmbh Integrated circuit with at least two switches
JP6197294B2 (ja) 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
US20140374882A1 (en) * 2013-06-21 2014-12-25 Infineon Technologies Austria Ag Semiconductor Device with Recombination Centers and Method of Manufacturing
US9543389B2 (en) * 2013-12-11 2017-01-10 Infineon Technologies Ag Semiconductor device with recombination region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798022B1 (en) * 2003-03-11 2004-09-28 Oki Electric Industry Co., Ltd. Semiconductor device with improved protection from electrostatic discharge
CN101154664A (zh) * 2006-09-28 2008-04-02 三洋电机株式会社 绝缘栅型半导体装置
CN101409285A (zh) * 2007-09-21 2009-04-15 三洋电机株式会社 半导体装置及其制造方法
CN102891168A (zh) * 2011-07-19 2013-01-23 万国半导体股份有限公司 用于高压端接的带场阈值mosfet的半导体器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887429A (zh) * 2016-09-30 2018-04-06 罗姆股份有限公司 半导体器件和半导体封装件
CN107887429B (zh) * 2016-09-30 2021-03-09 罗姆股份有限公司 半导体器件和半导体封装件
CN108475674A (zh) * 2016-12-22 2018-08-31 新电元工业株式会社 半导体装置
CN110785853A (zh) * 2017-06-21 2020-02-11 克里公司 包括具有平滑的接通行为和改善的线性度的多个单位单元晶体管的半导体装置
CN110785853B (zh) * 2017-06-21 2024-03-08 沃孚半导体公司 包括具有平滑的接通行为和改善的线性度的多个单位单元晶体管的半导体装置

Also Published As

Publication number Publication date
DE102015109329B4 (de) 2024-03-21
US9349795B2 (en) 2016-05-24
CN105304711B (zh) 2019-03-29
DE102015109329A1 (de) 2015-12-24
US20150372086A1 (en) 2015-12-24

Similar Documents

Publication Publication Date Title
US6891223B2 (en) Transistor configuration with a structure for making electrical contact with electrodes of a trench transistor cell
CN101542731B (zh) 沟槽栅场效应晶体管及其制造方法
US5674766A (en) Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US6400003B1 (en) High voltage MOSFET with geometrical depletion layer enhancement
US6690062B2 (en) Transistor configuration with a shielding electrode outside an active cell array and a reduced gate-drain capacitance
US6566708B1 (en) Trench-gate field-effect transistors with low gate-drain capacitance and their manufacture
CN103972281B (zh) 包括边缘区域的半导体器件和制造半导体器件的方法
US9620583B2 (en) Power semiconductor device with source trench and termination trench implants
US7417282B2 (en) Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode
US20130248982A1 (en) Semiconductor device with enhanced mobility and method
CN203690306U (zh) 半导体器件及半导体器件结构
TWM516231U (zh) 具有平面狀通道的垂直功率金氧半場效電晶體
US10868173B2 (en) Semiconductor device having an edge termination area with trench electrodes at different electric potentials, and method for manufacturing thereof
CN113241344B (zh) 具有不同局部跨导的半导体开关器件
KR20040030836A (ko) 반도체 장치의 제조 방법 및 셀룰러 쇼트키 정류기
JP2002528916A (ja) 改良された高周波スイッチング特性と降伏特性を備えたパワー半導体デバイス
US9818743B2 (en) Power semiconductor device with contiguous gate trenches and offset source trenches
KR20180097510A (ko) 수직 전력 반도체 디바이스 내의 소스-게이트 영역 구조물
US7982253B2 (en) Semiconductor device with a dynamic gate-drain capacitance
CN103151376A (zh) 沟槽-栅极resurf半导体器件及其制造方法
CN105304711A (zh) 具有不同局部阈值电压的半导体开关器件
US8004049B2 (en) Power semiconductor device
US20130146972A1 (en) Semiconductor device having isolation trenches
US7291899B2 (en) Power semiconductor component
US11127855B2 (en) Lateral diffused metal oxide semiconductor field effect (LDMOS) transistor and device having LDMOS transistors

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant