CN1052093C

CN1052093C - 有增强可控性能的先进先出缓冲存储系统

Info

Publication number: CN1052093C
Application number: CN94117664A
Authority: CN
Inventors: 朴龙圭
Original assignee: Daewoo Electronics Co Ltd
Current assignee: Fengye Vision Technology Co., Ltd.
Priority date: 1993-10-28
Filing date: 1994-10-28
Publication date: 2000-05-03
Anticipated expiration: 2014-10-28
Also published as: JP3950178B2; CN1122042A; US5640515A; JPH07169260A; KR950013041A; KR950015207B1

Abstract

FIFO缓冲存储系统，包括：N个串接FIFO缓存器；产生第二时钟信号的时钟；第一控制装置，用来在对来自各缓存器的充满旗标信号作出响应并在少于(N－1)个缓存器充满时产生与第一时钟信号同步的写入信号；第二控制装置，用来在对来自各缓存器的全空旗标信号作出响应并在存入了输入数据的前三个缓存器非全空状态时产生与第二时钟信号同步的读出信号以启动读出操作，及在对写入和终止信号作出响应时，在最后一位输入数据从缓存器读出后终止读出操作。

Description

有增强可控性能的先进先出缓冲存储系统

本发明涉及先进先出(FIFO)缓冲存储系统，较具体地说，涉及一种能够对其的写入和读出操作进行有效控制的改进型FIFO缓存系统。

众所周知，FIFO缓存系统广泛地使用于各种电子或电气应用之中。普通的FIFO缓存系统至少含有一个FIFO缓冲存储器，适合于暂时地存付传送来的输入数字数据，这些数据例如是以具有可变的或较高的比特率的不连续比特数据流的形式传送来的，它可以转换成具有较低的恒定比特率的连续比特数据流。

由于硬件的有限数据容量，为了适用于输入和输出数字数据之间的比特率差异，FIFO缓存系统一般使用多个FIFO缓冲存储器。在此种情形下，各缓冲存储器是以串接的方式或纵向扩展的方式排列的。

众所周知，在这样的排列方式下，输入数字数据是依次地存入(或写入)各FIFO缓冲存储器中的，从缓冲器的输出(或读出)也是以同样的方式，以产生与输入数字数据相同的输出数字数据。

然而，由于采用这种串接FIFO缓冲存储器的普通FIFO缓存系统直到其中的FIFO缓冲存储器完全被充满或完全变空之前一直在执行写入或读出操作，所以如果在FIFO缓冲存储器的某一个中同时执行写入和读出操作，就有可能造成写入读出数据串之间的间断，产生错误的输出数字数据。

因此，本发明的一个主要目的是，提供一种带有用来有效地控制写入和读出操作的控制单元的改进型FIFO缓存系统。

根据本发明，提供了一种用来暂时存储来自数据发生源的输入数字数据的，并用来产生具有恒定比特率的输出数字数据的先进先出(FIFO)缓冲存储系统，其中数据发生源提供一个第一时钟信号和一个终止(END)信号以表明产生了输入数字数据的最后一位，该系统包括：N个串接的FIFO缓冲存储器，其中每个存储器在响应于写入信号时依次地存储输入数字数据，在响应于读出信号时依次地产生输出数字数据，并且还产生存储状态信号，这包括分别代表存储器充满状态和全空状态的充满旗标信号和全空旗标信号，上面的N是一个大于3的整正数；一个用来产生第二时钟信号的时钟；第一控制装置，用来在对来自串接FIFO缓冲存储器的充满旗标信号作出响应时，在少于(N-1)个的串接FIFO缓冲存储器处在充满状态的情形下产生与第一时钟信号相同步的写入信号；以及第二控制装置，用来在对来自串接FIFO缓冲存储器的全空旗标信号作出响应时，在已经依次存入了输入数字数据的前三个串接FIFO缓冲存储器不处于全空状态的情形下，通过产生与第二时钟相同步的读出信号来启动读出操作，第二控制装置还用来在对写入和END信号作出响应时，在输入数据的最后一位从串接FIFO缓冲存储器读出之后结束读出操作。

本发明的上述目的和其他目的以及特点将通过下面结合附图对优选实施例的说明变得清楚明显，在附图中，

图1示出根据本发明的FIFO缓存系统的原理图；

图2示出图1中的第一控制单元的详细逻辑电路；以及，

图3画出图1中的第二控制单元的详细逻辑电路。

参见图1，那里示出了根据本发明的一个优选实施例的FIFO缓存系统的方框图。

该FIFO缓存系统包括一个FIFO模块200，一个第一控制单元300，以及一个第二控制单元400。

输入数字数据以例如具有大于输出数字数据比特率的不连续比持数据流的形式，通过线路135馈送给FFIO模块200。输入数字数据由数据发生源100提供，该数据发生源还分别通过线路125和115向第一控制单元300提供数据锁定时钟IOW，向第二控制单元400提供END信号。当全部输入数字数据都已经从数据发生源100转移到FIFO模块200时，数据发生源100的END信号为逻辑“高”电平，表明输入数字数据比特流的结束；否则END信号为逻辑“低”电平。

用来产生具有恒定比特率的并具有连续比特数据流形式的输出数据的FIFO模块200在对分别由控制单元300和400产生的写入和读出信号作出响应时，执行写入和读出操作。根据本发明的一个优选实施例，FIFO模块200含有N个，例如4个FIFO缓冲存储器，它们以串接的形式相连。也就是说，串接FIFO缓冲存储器220、240、260和280依次地执行写入或读出操作。

每个FIFO缓冲存储器都分别含有展出端XO1、XO2、XO3、XO4和展入端XI1、XI2、XI3、XI4，其连接关系如图1所示。也即，XO1与XI2相连，XO2与XI3相连，XO3与XI4相连，以及XO4与XI1相连。每个FIFO缓冲存储器还分别含有第一负载端 FL1、 FL2 FL3、FL4，其中 FL1接地，而 FL2、 FL3、 FL4与电源V_cc相连，以便从第一个串接FIFO缓冲存储器220开始依次地写入输入数字数据或者读出所存储的输入数字数据。FIFO缓冲存储器还各自含有充满旗标端F1、F2、F3、F4和全空旗标端E1、E2、E3、E4。每当某个FIFO缓冲存储器充满时它就会产生带有逻辑“高”电平的充满旗标信号FF1、FF2、FF3、FF4；而当它全空时就会产生带有逻辑“高”电平的全空旗标信号EF1、EF2、EF3、EF4。

当施加在写入端W1、W2、W3、W4上的写入信号为逻辑“高”电平时，加在FIFO模块200上的输入数字数据便被依次地写入到FIFO缓冲存储器220至280中；当在读出端R1、R2、R3、R4提供具有逻辑“高”电平的读出信号时，输入数字数据就以同样的方式从这些缓冲存储器中被读出。

参见图2，图1所示的第一控制单元300包括：一个含有4个与门333、335、337、339的与门组330；一个或门350；一个倒相器360；以及一个与门370。对于与门333至339的三个输入分别是来自FIFO模块200的3个充满旗标信号的4种不同的组合。或门350的各个输入端分别连接在与门333至339的输出端上，或门350的输出通过倒相器360连接到与门370的第一输入端上。与门370对来自倒相器360的第一输入和作为第二输入的来自数据发生源100的数据锁定时钟IOW进行逻辑“与”运算，产生写入信号W。

由上面的说明可以看出，如果有少于3个充满旗标信号处于逻辑“高电平”，则写入信号W就是数据锁定时钟IOW；否则，写入信号为逻辑“低”电平。也就是说，如果少于3个FIFO缓冲存储器处在充满状态，则写入操作根据数据锁定时钟IOW来执行，如果有3个或4个FIFO缓冲存储器已经被充满，则FIFO模块200中的写入操作被停止。

图3画出图1所示第二控制单元的细节。由第一控制单元提供的写入信号W被送给第一计数器460。通过倒相器461还向第一计数器460提供了END信号。第一计数器460被施加在激活端EN1的处于逻辑“高”电平的倒相END信号激活。被激活的第一计数器460在对施加在接线端CLK1的写入信号的上升沿作出响应时，其计数值增加1，同时通过其输出端OUT1向比较器450输出增加后的计数值。

同时，由图1所示FIFO模块200提供的全空旗标信号EF1、EF2、EF3和EF4被耦合到第一与门410。具体地说，全空旗标信号EF1、EF2和EF3分别通过倒相器411、412、413连接到第一与门410，而全空旗标信号EF4直接连接到第一与门410。第一与门410的输出连接在双稳电路420的接线端CK上，仅当全空旗标信号EF1、EF2和EF3全都是逻辑“低”电平而全空旗标信号EF4是逻辑“高”电平时，第一与门的输出才是逻辑“高”电平。也就是说，当图1中前三个FIFO缓冲存储器220、240和260中的每一个都至少有一部分存入了输入数字数据时，第一与门410的输出变为逻辑“高”电平。

双稳电路420含有一个连接在地上的预置端PR，这样，直到第一与门410的输出变为逻辑“高”电平之前，双稳电路在其输出端Q上输出逻辑“低”电平。双稳电路420还有一个连接在电源V_cc上的输入端D，因此当第一与门410的输出变为逻辑“高”电平之后，和第二与门410的第一输入端相连的双稳电路420的输出被置成逻辑“高”电平。第二与门430对来自双稳电路420的第一输入和作为第二输入的来自时钟发生器(未画出)的时钟信号Cp进行逻辑“与”运算。第二与门430的输出R’在双稳电路420的输出为逻辑“高”电平时将与时钟信号Cp同步，该输出R’被提供给第二计数器470和第三与门440。

比较器450对第一计数器460的输出计数值和第二计数器470的输出计数值进行比较。如果计数器460和470的输出计数值不同，则比较器450的输出信号为逻辑“高”电平；如果两个计数值相等，则输出信号为逻辑“低”电平。第二计数器470被施加在其激活端EN2上的具有逻辑“高”电平的比较器450输出信号所激活。激活了的第二计数器470在对来自第二与门430通过其接线端CK2送来的输出信号R’的上升沿作出响应时，其计数值增加了，同时通过其输出端OUT2向比较器450输出增加后的计数值。

比较器450的输出端也连接到第三与门440上，只要第二计数器470的输出计数值小于第一计数器460的输出计数值，第三与门就产生时钟信号Cp，作为对FIFO模块200的读出信号R。一旦写入操作完成，数据发生源100就发出逻辑“高”电平的END信号，从而第一计数器460的输出计数值被冻结。然后直到第二计数器470的输出计数值达到第一计数器460的被冻结的输出计数值之前，将执行读出操作。

尽管本发明是结合优选实施例来显示和说明的，然而对于在本技术领域有普通技巧的人来说，很明显可以在不偏离由所附权利要求所定义的本发明的精神和范畴的情形下，做出许多改变和修正。

Claims

1、一种用来暂时存储由数据发生源产生的输入数字数据并产生具有恒定比特率的输出数字数据的先进先出(FIFO)缓冲存储系统，其中的数据发生源提供第一时钟信号和表明产生了输入数字数据的最后一个数位的终止信号，其特征在于，该系统包括：

N个串接的FIFO缓冲存储器，每个串接FIFO缓冲存储器在对写入信号作出响应时依次地存入输入数字数据，在对读出信号作出响应时依次地产生输出数字数据，还产生包括分别代表各自的充满状态和全空状态的充满旗标信号和全空旗标信号，N是一个大于3的正整数；

一个用来产生第二时钟信号的时钟；

第一控制装置，它用来在对来自各串接FIFO缓冲存储器的充满旗标信号作出响应时，并在少于(N-1)个串接FIFO缓冲存储器被充满的情形下，产生与第一时钟信号相同步的写入信号；以及

第二控制装置，它用来在对来自各串接FIFO缓冲存储器的全空旗标信号作出响应时，并在已经依次存入了输入数字数据的前三个串接FIFO缓冲存储器不处在全空状态的情形下，产生与第二时钟信号相同步的读出信号以启动读出操作，它还用来在对写入信号和终止信号作出响应时，在最后一位输入数据从串接FIFO缓冲存储器中被读出之后，终止读出操作。

2、根据权利要求1所述的先进先出(FIFO)缓冲存储系统，其特征在于，第一控制装置包括：

第一逻辑装置，该装置接收充满旗标信号，当所接收的充满旗标信号的数目小于预定数目时产生第一控制信号；和

第二逻辑装置，该装置响应第一控制信号，顺序产生与第一时钟信号同步的写入信号。

3、根据权利要求2所述的先进先出(FIFO)缓冲存储系统，其特征在于，N为4以及预定数目为3。

4、一种用来暂时存储由数据发生源产生的输入数字数据并产生具有恒定比特率的输出数字数据的先进先出(FIFO)缓冲存储系统，其中的数据发生源提供第一时钟信号，其特征在于，该系统包括：

N个串接的FIFO缓冲存储器，每个串接FIFO缓冲存储器在对写入信号作出响应时依次地存入输入数字数据，在对读出信号作出响应时依次地产生输出数字数据，还产生包括充满旗标和全空状态的存储状态信号，N是一个大于3的正整数；

一个用来产生第二时钟信号的时钟；

第一控制装置，用来顺序产生与第一时钟信号同步的写入信号，直到所接收的充满旗标信号达到预定数目；以及

第二控制装置，用来计数写入信号以产生写入计数值；并用来顺序产生与第二时钟信号同步的读取信号，直到读取信号的数目达到写入计数值或者所接收的全空旗标信号达到预定数目。

5、根据权利要求4所述的先进先出(FIFO)缓冲存储系统，其特征在于，第一控制装置包括：

6、根据权利要求5所述的先进先出(FIFO)缓冲存储系统，其特征在于，第二控制装置包括：

第一计数装置，该装置接收写入信号，计数所接收的写入信号的数目以产生写入计数值；

第三逻辑装置，该装置接收全空旗标信号，当所接收的全空旗标信号的数目小于预定数目时产生第二控制信号；

第四逻辑装置，该装置响应第二控制信号，产生与第二时钟信号同步的读取信号；

第二计数装置，该装置接收读取信号，计数所接收的读取信号的数目以产生读取计数值；

用于将读取计数值与写入计数值相比较以产生第三控制信号的装置；和

第五逻辑装置，该装置响应第三控制信号，阻止读取信号的产生。

7、根据权利要求6所述的先进先出(FIFO)缓冲存储系统，其特征在于，N为4以及充满和全空旗标信号的预定数目为3。