CN105191243A - 基于数据信号占空比和相位调制/解调的同步数据链路吞吐量增强技术 - Google Patents

基于数据信号占空比和相位调制/解调的同步数据链路吞吐量增强技术 Download PDF

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Abstract

公开了一种基于数据信号占空比和相位调制/解调的同步数据链路吞吐量增强技术。一种方法包括接收要传送的多个比特、对该多个比特进行编码以生成表示该多个比特的多比特信号、以及在与同步信号的循环的一半对应的时段期间经由同步接口来传送该多比特信号。

Description

基于数据信号占空比和相位调制/解调的同步数据链路吞吐量增强技术
相关申请的交叉引用
本申请要求共同拥有的于2013年5月6日提交的美国非临时专利申请No.13/887,846的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
领域
本公开一般涉及使用占空比调制和相位调制经由同步数据链路来传送和接收数据。
相关技术描述
存储器设备(诸如双倍数据率(DDR)同步动态随机存取存储器(SDRAM)存储器设备)利用同步信号(例如，时钟信号)来向处理器传送数据以及从处理器接收数据。同步信号可以是从第一值(例如，逻辑低值)振荡到第二值(例如，逻辑高值)的振荡信号。同步信号可以按特定频率从第一值振荡到第二值。同步信号以及数据可经由总线传送。在同步信号具有第一值时的时间期间(例如，在同步信号的循环的前一半期间)，第一数据比特可从处理器传送到存储器设备、或自处理器向存储器设备传送。在同步信号具有第二值时的时间期间(例如，在同步信号的循环的后一半期间)，第二数据比特可从处理器传送到存储器设备、或自处理器向存储器设备传送。因此，在同步信号的每个循环期间，存储器设备可向处理器传送两比特数据或从处理器接收两比特数据。
增大存储器设备(例如，DDRSDRAM)可经由总线向处理器传送数据或从处理器接收数据的速率可通过提高同步信号的频率来实现(即，减少同步信号完成一个循环的时间量)，这导致存储器设备向处理器传送数据或从处理器接收数据的速率相应增大。这种增大存储器设备向处理器传送数据或从处理器接收数据的速率的办法可能需要对处理器、存储器设备、以及包括用于承载数据和同步信号的总线的一部分的电路板进行修改。同步信号的频率的每次增大可能增加处理器、存储器设备、以及电路板的制造成本和复杂度。
概述
使用与同步信号(例如，外部时钟信号)不同步的内部时钟信号来调制要从存储器设备传送或在存储器设备处接收的多比特信号的相位和/或占空比可增加在同步信号的每个循环期间可传送的比特数，而无需同步信号的频率的相应增大。因此，可在不显著增加存储器设备、处理器、以及包括用于承载从处理器到存储器设备的数据和同步信号的总线的一部分的电路板的复杂度和制造成本的情况下实现数据吞吐量的增大。
在一特定实施例中，一种方法包括接收要传送的多个比特。该方法还包括生成表示该多个比特的多比特信号。该方法还包括在与同步信号的循环的一半对应的时段期间经由同步接口来传送该多比特信号。
在另一特定实施例中，一种装置包括输入接口和信号生成逻辑。该输入接口可被配置成接收要传送的多个比特。该信号生成逻辑可被配置成生成表示该多个比特的多比特信号，并且在与同步信号的循环的一半对应的时段期间经由同步接口来传送该多比特信号。
在另一特定实施例中，一种计算机可读存储设备包括指令，该指令在由处理器执行时使该处理器在与同步信号的循环的一半对应的时段期间经由总线从发射机接收多比特信号。该计算机可读存储设备还包括当由处理器执行时使该处理器确定由该多比特信号所表示的多个比特的指令。该计算机可读存储设备还包括当由处理器执行时使该处理器基于同步信号将该多个比特存储在存储器设备的一个或多个存储元件处的指令。
在另一特定实施例中，一种设备包括用于接收要传送的多个比特的装置。该设备还包括用于生成表示该多个比特的多比特信号的装置。该设备还包括用于在与同步信号的循环的一半对应的时段期间经由同步接口来传送该多比特信号的装置。
在另一特定实施例中，一种方法包括用于在与同步信号的循环的一半对应的时段期间经由总线从发射机接收多比特信号的第一步骤。该方法还包括用于确定由该多比特信号所表示的多个比特的第二步骤。该方法还包括用于基于该同步信号将该多个比特存储在存储器设备的一个或多个存储元件处的第三步骤。
在另一特定实施例中，一种方法包括接收包含与半导体设备相对应的设计信息的数据文件。该方法还包括根据该设计信息制造该半导体设备。该半导体设备包括用于在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码或解码的电路系统。
由所公开实施例中的至少一个实施例提供的一个特定优势是可提高同步数据链路(例如，承载数据和同步信号的总线)(诸如在处理器和存储器设备(例如，双倍数据率(DDR)同步动态随机存取存储器(SDRAM))之间的同步数据链路)的数据吞吐量而不会显著增加存储器设备、处理器、以及包括该同步数据链路的一部分的电路板的复杂度和制造成本。例如，相比于在与同步信号的循环的一半对应的时段期间传送1比特数据的系统，在所公开实施例中的至少一个实施例中，2个或更多个比特的数据可在与同步信号的循环的一半对应的时段期间从处理器传送到存储器设备或从存储器设备传送到处理器。所公开实施例中的至少一个实施例的另一个特定优势是可提高同步数据链路的吞吐量而无需修改同步信号的频率，由此相比于通过增大同步信号的频率来提高同步数据链路的吞吐量的系统而言降低了处理器、存储器设备、以及电路板的制造成本和复杂度。本公开的其他方面、优点、和特征将在阅读整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求。
附图简述
图1是一种系统的特定解说性实施例的框图，该系统包括用于生成表示要在与同步信号的循环的一半对应的时段期间传送的多个比特的多比特信号的发射机以及用于确定由在与同步信号的循环的一半对应的时段期间所接收的多比特信号所表示的多个比特的接收机；
图2是解说表示要在与同步信号的循环的一半对应的时段期间传送的多个比特的多比特信号的时序图；
图3包括用于在与同步信号的循环的一半对应的时段期间传送M比特数据中使用的码元的解说性实施例；
图4是确定由在与同步信号的循环的一半对应的时段期间所接收的多比特信号所表示的多个比特的方法的特定解说性实施例的流程图；
图5是生成表示要在与同步信号的循环的一半对应的时段期间传送的多个比特的多比特信号的方法的特定解说性实施例的流程图；
图6是配置成在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码和解码的无线通信设备的特定解说性实施例的框图；以及
图7是用于制造配置成在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码和解码的电子设备的制造过程的特定解说性实施例的数据流图。
详细描述
参照图1，公开了一种系统的特定解说性实施例的框图并将其一般性地标示为100，该系统包括用于生成表示要在与同步信号的循环的一半对应的时段期间传送的多个比特的多比特信号的发射机、以及用于确定由在与同步信号的循环的一半对应的时段期间所接收的多比特信号所表示的多个比特的接收机。系统100包括发射机102(例如，主机处理器的发射机)、总线140(例如，同步接口)、以及接收机150(例如，DDRSDRAM存储器设备的接收机)。
如图1中所示，发射机102包括输入接口104、信号生成逻辑130、以及同步逻辑112。信号生成逻辑130包括调制逻辑134和内部时钟132。在一特定实施例中，内部时钟132可以是环形振荡器。在一特定实施例中，同步逻辑112可包括可编程延迟逻辑114。在操作期间，发射机102可在输入接口104处接收多个比特120。这多个比特120可包括M比特，其中M>＝2。这多个比特120可对应于要被提供给存储器设备(例如，包括接收机150的DDRSDRAM存储器设备)的数据。输入接口104可被配置成将这多个比特120提供给信号生成逻辑130。
信号生成逻辑130可被配置成对表示这多个比特120的多比特信号110进行编码。信号生成逻辑130可被配置成确定对应于这多个比特的码元(未在图1中示出)并且基于该码元来对多比特信号110进行编码。在一特定实施例中，信号生成逻辑130可包括表(诸如参照图3所描述的表中的一者)并且可被配置成基于该表来确定对应于这多个比特的码元。
调制逻辑134可被配置成基于该码元来调制多比特信号110的相位和占空比。多比特信号的相位可对应于该多比特信号的初始值具有第一值(例如，逻辑低值或零(0))还是第二值(例如，逻辑高值或一(1))。多比特信号的占空比可对应于该多比特信号在转变成不同值之前具有初始值的时间历时。
调制逻辑134可响应于在对多比特信号110的相位和占空比的调制期间从内部时钟132所接收的内部时钟信号136。例如，内部时钟信号136可包括具有第一频率(f)的振荡信号。该振荡信号可具有周期(T)，以使该振荡信号在对应于(1/f)的时段期间在第一值(例如，逻辑高值)与第二值(例如，逻辑低值)之间振荡。周期(T)表示振荡信号完成一个循环(例如，完成从第一值到第二值并返回到第一值的振荡)所需的时间量。
对应于多个比特120的码元可由2(M-1)比特来表示。调制逻辑134可被配置成调制多比特信号110的相位和占空比以使得在内部时钟信号136的每周期(T)在该多比特信号内编码该2(M-1)比特中的二(2)比特(例如，每半循环编码该2(M-1)比特中的1比特)。调制逻辑134可被配置成经由总线140向接收机150提供多比特信号110。参考图2和3描述了对多比特信号的相位和占空比进行调制的解说性实施例。
同步信号逻辑112可被配置成生成同步信号126。在一特定实施例中，同步信号126可以是数据选通信号(DQS)并且可基于由外部时钟(未在图1中示出)生成的外部时钟信号118来生成。在一特定实施例中，外部时钟可包括在发射机102和接收机150外部的系统时钟。同步信号126可具有第二频率(f’)，该第二频率(f’)小于内部时钟信号136的第一频率(f)。同步信号126可具有第二周期(T’)。周期(T’)表示该同步信号完成一个循环所需的时间量。同步信号126可经由总线140被提供给接收机150。
如图1中所示，总线140包括一个或多个数据通信路径(诸如代表性数据通信路径142)、一个或多个同步路径(诸如代表性同步路径144)。调制逻辑134可被配置成经由数据通信路径142向接收机150提供多比特信号110，并且同步逻辑112可被配置成经由同步路径144向接收机150提供同步信号126。
如图1中所示，接收机150包括过采样器152、解码逻辑160、以及捕捉触发器162。过采样器152包括采样逻辑154和内部时钟156。在一特定实施例中，内部时钟156可以是环形振荡器。多比特信号110可经由数据通信路径142在接收机150处被接收并被提供给过采样器152。采样逻辑154基于由内部时钟156所提供的内部时钟信号158来对多比特信号110进行采样。内部时钟信号158可包括具有第三频率(f”)的振荡信号。该振荡信号可具有周期(T”)，以使得该振荡信号在对应于(1/f”)的时段期间在第一值(例如，逻辑高值)与第二值(例如，逻辑低值)之间振荡。周期(T”)表示该振荡信号完成一个循环(例如，完成从第一值到第二值并返回到第一值的振荡)所需的时间量。在一特定实施例中，内部时钟信号158的第三频率(f”)可与内部时钟信号136的第一频率(f)相同。
采样逻辑154可被配置成对多比特信号110进行采样以确定由多比特信号110所表示的一个或多个比特。例如，如参照调制逻辑134所描述的，多比特信号110可包括由2(M-1)比特所表示的码元。采样逻辑154可被配置成对多比特信号110进行采样以确定该2(M-1)比特。在一特定实施例中，采样逻辑154可被配置成对多比特信号110执行二进制过采样。二进制过采样可包括确定多个比特(例如，2(M-1)比特)，其中该多个比特中的每个比特是基于多比特信号110的占空比来确定的。由于第三频率(f”)对应于第一频率(f)，因此采样逻辑154能够检测多比特信号110中的该2(M-1)比特中的每个比特(即，检测对应于多个比特120的码元)。采样逻辑154可将检测到的2(M-1)比特提供给解码逻辑160。
解码逻辑160可被配置成从采样逻辑接收该2(M-1)比特并确定由该2(M-1)比特所表示的码元。解码逻辑160可被配置成基于该码元来确定多个比特(例如，多个比特120)。在一特定实施例中，解码逻辑160可包括表(诸如参照信号生成逻辑130所描述的表)。该表可由解码逻辑160使用以确定对应于该码元的多个比特。解码逻辑160可被配置成将该多个比特提供给捕捉触发器162。
捕捉触发器162可被配置成存储该多个比特(例如，多个比特120)，直到同步信号126指示该多个比特要被写入耦合至或包括接收机150的存储器设备的一个或多个存储元件(未在图1中示出)。在一特定实施例中，同步信号逻辑112包括可编程延迟逻辑114。可编程延迟逻辑114可被配置成校准同步信号126。对同步信号126的校准可被执行以同步发射机102和接收机150的操作。例如，可编程延迟逻辑114可被配置成校准同步信号126，以使得捕捉触发器162仅在多比特信号110内所编码的完整码元已由解码逻辑160解码成其对应的多个比特之后才捕捉该多个比特(例如，多个比特120)的值。
尽管未在图1中解说，发射机102可包括配置成实现参照接收机150所描述的功能和操作中的一者或多者的电路系统或其他逻辑。另外，接收机150可包括配置成实现参照发射机102所描述的功能和操作中的一者或多者的电路系统或其他逻辑。因此，包括接收机150的存储器设备(例如，DDRSDRAM存储器设备)还可包括配置成将多个比特(例如，从存储器设备的一个或多个存储元件所读取的多个比特)作为多比特信号传送给包括发射机102的处理器的发射机。处理器可包括配置成接收该多比特信号并将该多比特信号解码成多个比特(例如，从存储器设备的一个或多个存储元件所读取的多个比特)的接收机。另外，尽管图1中仅解说了单个多比特信号(例如，多比特信号110)，但发射机102可被配置成生成多个多比特信号并经由总线140的一个或多个数据通信路径向接收机150传送该多个多比特信号。另外，尽管图1中仅解说了单个同步信号(例如，同步信号126)，但同步信号逻辑112可生成多个同步信号来同步发射机102与接收机150之间的接收和传送操作。例如，第一同步信号可被用于总线140的多个数据通信路径中的第一数目个数据通信路径，而第二同步信号可被用于总线140的多个数据通信路径中的第二数目个数据通信路径。
相比于在同步信号126的每一半循环期间传送单个比特的系统，通过使用信号生成逻辑130来对多个比特120进行编码，可增加在同步信号126的每一半循环期间可经由总线140从发射机102向接收机150传送的比特数目。因此，可在不显著增加包括接收机150的存储器设备、包括发射机102的处理器、以及包含总线140的一部分的电路板的复杂度和制造成本的情况下实现数据吞吐量的增加。
参照图2，示出了解说表示将在与同步信号的循环的一半对应的时段期间传送的多个比特的多比特信号的时序图并将其一般性地标示为200。在图2中，时序图200包括同步信号DQs(例如，选通信号)和多比特信号DQ(例如，数据信号)。同步信号DQs可对应于图1中的同步信号126，而数据信号DQ可对应于图1中的多比特信号110。
如图2中所示，同步信号DQs可具有包括第一部分212和第二部分214的循环210。同步信号DQs的循环210的第一部分212可以是循环210的前一半而第二部分214可以是循环210的后一半。如图2中所示，在同步信号DQs的第一部分212期间，多比特信号DQ可包括数据220。数据220可包括M比特数据(例如，图1中的M比特120)。在图2中，数据220包括2比特数据(例如，M＝2)。
当M＝2时，该2比特可具有由数据221所表示的对应值“0,0”、由数据223所表示的值“0,1”、由数据225所表示的值“1,0”、由数据227所表示的值“1,1”。数据221、223、225、227中的每个数据可对应于特定码元(诸如图2中示出的码元222、224、226、228)。为了解说，数据221对应于码元222，数据223对应于码元224，数据225对应于码元226，以及数据227对应于码元228。
在一特定实施例中，多比特信号DQ可由图1中的信号生成逻辑130生成。例如，当多个比特120对应于数据221时，信号生成逻辑130可确定码元222对应于数据221(例如，值“0,0”)。调制逻辑134可基于码元222对多比特信号DQ执行调制操作。调制操作可包括对多比特信号DQ的相位进行调制以及对多比特信号DQ的占空比进行调制。对多比特信号DQ的相位进行调制可对应于将多比特信号DQ的初始值设置为值1或0。对多比特信号DQ的占空比进行调制可对应于针对多比特信号DQ的该循环的其余部分将该多比特信号的值从初始值改变为第二值。
为了解说，码元222对应于具有0相位调制和百分之零(0％)占空比的多比特信号DQ。因此，当多个比特对应于码元222时，该多比特信号具有初始值0并且可在该多比特信号DQ的整个循环里保持在初始值。码元224对应于具有相位0和百分之五十(50％)占空比的多比特信号DQ。因此，当多个比特对应于码元224时，该多比特信号具有初始值0。多比特信号DQ可在该多比特信号DQ的循环的前一半里保持在初始值，并且可在该多比特信号DQ的后一半循环里从该初始值转变到第二值(例如，1)。码元226对应于具有相位1和百分之五十(50％)占空比的多比特信号DQ。因此，当多个比特对应于码元226时，该多比特信号具有初始值1。多比特信号DQ可在该多比特信号DQ的循环的前一半里保持在初始值，并且可从该初始值转变到第二值(例如，0)。码元228对应于具有百分之一百(100％)相位调制和百分之一百(100％)占空比的多比特信号DQ。因此，当多个比特对应于码元228时，该多比特信号具有初始值1并且可在该多比特信号DQ的整个循环里保持在初始值。
参照图3，示出了用于在与同步信号的循环的一半对应的时段期间传送M比特数据中使用的码元的解说性实施例并将其标示为300、320、和340。当M＝2时，可根据表300生成数据信号(例如，图1中的多比特信号110或图2中的数据信号204)。如表300中所示，这M比特包括要从发射机(例如，图1中的发射机102)传送到接收机(例如，图1中的接收机150)的第一比特302和第二比特304。M比特的每一行具有包括第一部分310和第二部分312的对应码元(由箭头所指示)。
在一特定实施例中，发射机(例如，图1中的发射机102)可以不包括码元表并且可以不确定与要传送给接收机(例如，图1中的接收机150)的多个比特对应的码元。例如，如图2中所示，当M＝2时，表300中的每个码元的第一部分310和第二部分312分别对应于第一比特302和第二比特304的值。因此，当M＝2时，调制逻辑可基于该多个比特来调制多比特信号(例如，多比特信号110)而非使用码元表来执行查找。
当使用码元表时，每个表可包括数个码元(S)，其中S＝2(M)，其中M对应于在同步信号的一半循环中要传送的数据比特数。在图3中，表320解说可用于传送三(3)比特数据(M＝3)的码元。表340解说可用于传送四(4)比特数据(M＝4)的码元。如图3中所示，每个码元可被划分成2(M-1)个部分。例如，表320解说对应于3比特数据(例如，M＝3)的码元，其中每个对应码元被划分成四个部分(例如，2(3-1)＝4)。在一特定实施例中，表300、320、340中所包括的码元可被存储为2(M-1)比特，每个比特表示该多比特信号在2(M-1)个部分中的一个特定部分期间的值(例如，0或1)。因此，采样逻辑(例如，采样逻辑154)可被配置成确定由多比特信号所表示的2(M-1)比特并且可将该2(M-1)比特提供给解码逻辑(例如，解码逻辑160)。解码逻辑可基于从采样逻辑接收的该2(M-1)比特来确定码元。基于由该2(M-1)比特所表示的码元，解码逻辑可确定由多比特信号所表示的多个比特(例如，多个比特120)。
如图3中所示，每个码元包括至多2次转变(例如，从低值到高值或从高值到低值)。第一转变可对应于将多比特信号初始化为初始值(例如，0或1)。将多比特信号初始化可对应于对多比特信号的相位调制并且可由调制逻辑(例如，图1中的调制逻辑134)来执行。第一转变可在同步信号(例如，图1中的同步信号126)的第一边沿(例如，前沿或下降沿)上发生。第二转变可对应于对多比特信号的占空比调制并且可由调制逻辑(例如，图1中的调制逻辑134)来执行。第二转变可在同步信号的第一边沿(例如，前沿或下降沿)与同步信号的第二边沿(例如，下降沿或前沿)之间发生。换言之，在多比特信号已被初始化为初始值之后，在同步信号的前沿与下降沿之间的时段期间每个码元可包括至多一次转变。
表300、320、340中所解说的每个码元可在同步信号(例如，图2中的同步信号DQ)的循环(例如，图2中的循环210)的一部分(例如，图2中的第一部分212或第二部分214)期间被传送。因此，多个比特可被编码在多比特信号内并在同步信号的循环的每一半期间被传送，而无需增大同步信号的频率。另外，在同步信号的循环的每一半期间可接收多比特信号并且可解码多个比特，而无需增大同步信号的频率。
参照图4，示出了确定由在与同步信号的循环的一半对应的时段期间所接收的多比特信号所表示的多个比特的方法的特定解说性实施例的流程图并将其标示为400。方法400包括在402，在与同步信号的循环的一半对应的时段期间经由总线从发射机接收多比特信号。在404，方法400包括解码由该多比特信号所表示的多个比特。解码由该多比特信号所表示的多个比特可包括在408，对该多比特信号进行采样，以及在410，基于对该多比特信号的采样来确定对应于该多比特信号的码元。解码由该多比特信号所表示的多个比特可包括在412，基于该码元来确定该多个比特。在406，该方法包括基于同步信号将该多个比特存储在存储器设备的一个或多个存储元件处。
图4的方法400可由现场可编程门阵列(FPGA)设备、专用集成电路(ASIC)、处理单元(诸如中央处理单元(CPU))、数字信号处理器(DSP)、控制器、另一硬件设备、固件设备、或其任何组合来实现。作为示例，图4的方法可由执行指令的处理器来执行，如参照图6所描述的。
参照图5，示出了生成表示将在与同步信号的循环的一半对应的时段期间传送的多个比特的多比特信号的方法的特定解说性实施例的流程图并将其标示为500。方法500包括在502，接收要传送的多个比特。在504，方法500包括对该多个比特进行编码以生成表示该多个比特的多比特信号。生成表示该多个比特的多比特信号可包括在508，确定对应于该多个比特的码元，以及在510，基于该码元来调制该多比特信号的相位和该多比特信号的占空比中的至少一者。方法500包括在506，在与同步信号的循环的一半对应的时段期间经由总线传送该多比特信号。
图5的方法可由现场可编程门阵列(FPGA)设备、专用集成电路(ASIC)、处理单元(诸如中央处理单元(CPU))、数字信号处理器(DSP)、控制器、另一硬件设备、固件设备、或其任何组合来实现。作为示例，图5的方法可由执行指令的处理器来执行，如参照图6所描述的。
参照图6，描绘了配置成在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码和解码的无线通信设备的特定解说性实施例的框图并将其一般性地标示为600。设备600包括耦合至存储器632的处理器，诸如数字信号处理器(DSP)610。DSP610和存储器632可被配置成在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码和/或解码。在一解说性实施例中，多比特信号可对应于图1的多比特信号110、图2的多比特信号DQ，并且DSP610和存储器632可被配置成执行参照图1-3所描述的操作或功能中的一者或多者、或可根据图4和/或图5的方法进行操作、或其任何组合。
在一特定实施例中，DSP610可包括指令664，该指令664在由DSP610执行时使DSP610在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码和/或解码。例如，如参照图1的接收机150和图4的方法所描述的，指令664在由DSP610执行时可使DSP610将多比特信号解码成多个比特。指令664可包括当由DSP610执行时使DSP610使用一个或多个表(诸如参照图3所描述的码元表300、320、340)来对多比特信号进行解码的指令。如参照图1的发射机102和图5的方法所描述的，指令664还可包括当由DSP610执行时使DSP610将多个比特编码在多比特信号内的指令。指令664可包括当由DSP610执行时使DSP610使用一个或多个表(诸如参照图3所描述的码元表300、320、340)来对多比特信号进行解码的指令。
在一特定实施例中，存储器632可包括指令662，该指令662在由存储器632的存储器控制器执行时使该存储器控制器在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码和/或解码。例如，如参照图1的接收机150和图4的方法所描述的，指令662在由存储器632的存储器控制器执行时可使该存储器控制器将多比特信号解码成多个比特。指令662可包括当由存储器632的存储器控制器执行时使该存储器控制器使用一个或多个表(诸如参照图3所描述的码元表300、320、340)来对多比特信号进行解码的指令。如参照图1的发射机102和图5的方法所描述的，指令662还可包括当由存储器632的存储器控制器执行时使该存储器控制器将多个比特编码在多比特信号内的指令。指令662可包括当由存储器632的存储器控制器执行时使该存储器控制器使用一个或多个表(诸如参照图3所描述的码元表300、320、340)来对多比特信号进行解码的指令。
图6还示出了耦合至数字信号处理器610和显示器628的显示器控制器626。编码器/解码器(CODEC)634也可耦合至数字信号处理器610。扬声器636和话筒638可被耦合至CODEC634。
图6还指示无线控制器640可被耦合至数字信号处理器610和无线天线642。在特定实施例中，可将DSP610、显示器控制器626、存储器632、CODEC634、以及无线控制器640包括在系统级封装或片上系统设备622中。在特定实施例中，输入设备630和电源644被耦合至片上系统设备622。此外，在特定实施例中，如图6中所解说的，显示器628、输入设备630、扬声器636、话筒638、无线天线642和电源644在片上系统设备622的外部。然而，显示器628、输入设备630、扬声器636、话筒638、无线天线642和电源644中的每一者可耦合至片上系统设备622的组件，诸如接口或控制器。
结合所描述的实施例，公开了一种系统，该系统可包括用于接收要传送的多个比特的装置，诸如图1的输入接口104、配置成接收要传送的多个比特的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于对该多个比特进行编码以生成表示该多个比特的多比特信号的装置，诸如图1的信号生成逻辑130或图1的调制逻辑134、配置成生成表示该多个比特的多比特信号的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于确定对应于该多个比特的码元的装置，诸如图1的信号生成逻辑130或图1的调制逻辑134、配置成确定对应于该多个比特的码元的一个或多个其他设备或电路。该系统还可包括用于基于该码元来调制多比特信号的相位和多比特信号的占空比中的至少一者的装置，诸如图1的调制逻辑134、配置成基于该码元来调制多比特信号的相位和多比特信号的占空比中的至少一者的一个或多个其他设备或电路。该系统还可包括用于在与同步信号的循环的一半对应的时段期间经由总线来传送多比特信号的装置，诸如图1的发射机102或图1的调制逻辑134、配置成在与同步信号的循环的一半对应的时段期间经由总线来传送多比特信号的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于生成第一时钟信号的装置，诸如图1的内部时钟132、配置成生成第一时钟信号的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于生成同步信号的装置，诸如图1的同步逻辑112、配置成生成同步信号的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于确定同步信号的可编程延迟的装置，诸如图1的可编程延迟逻辑114、配置成确定同步信号的可编程延迟的一个或多个其他设备或电路、或其任何组合。
该系统还可包括用于在与同步信号的循环的一半对应的时段期间经由总线从发射机接收多比特信号的装置，诸如图1的过采样器152、配置成在与同步信号的循环的一半对应的时段期间经由总线从发射机接收多比特信号的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于对多比特信号进行采样的装置，诸如图1的采样逻辑154、配置成对多比特信号进行采样的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于确定对应于多比特信号的码元的装置，诸如图1的解码逻辑160、配置成确定对应于多比特信号的码元的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于对由多比特信号所表示的多个比特进行解码的装置，诸如图1的解码逻辑158、配置成确定由多比特信号所表示的多个比特的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于将该多个比特存储在存储器设备的一个或多个存储元件处的装置，诸如图1的捕捉触发器162、配置成将该多个比特存储在存储器设备的一个或多个存储元件处的一个或多个其他设备或电路、或其任何组合。该系统还可包括用于生成第一时钟信号的装置，诸如图1的内部时钟156、配置成生成第一时钟信号的一个或多个其他设备或电路、或其任何组合。
上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造设备的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图7描绘了用于制造配置成在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码和解码的电子设备的制造过程700的特定解说性实施例的数据流图。
物理设备信息702在制造过程700处(诸如在研究计算机706处)被接收。物理设备信息702可包括表示半导体设备(诸如图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合)的至少一个物理性质的设计信息。例如，物理设备信息702可包括经由耦合至研究计算机706的用户接口704输入的物理参数、材料特性、以及结构信息。研究计算机706包括耦合至计算机可读介质(诸如存储器710)的处理器708，诸如一个或多个处理核。存储器710可存储计算机可读指令，其可被执行以使处理器708将物理设备信息702转换成遵循某一文件格式并生成库文件712。
在一特定实施例中，库文件712包括至少一个包括经转换的设计信息的数据文件。例如，库文件712可包括被提供以与电子设计自动化(EDA)工具720联用的包含设备的半导体设备库，该设备包括图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合。
库文件712可在设计计算机714处与EDA工具720结合使用，设计计算机714包括耦合至存储器718的处理器716，诸如一个或多个处理核。EDA工具720可作为处理器可执行指令被存储在存储器718处，以使设计计算机714的用户能设计库文件712中的包括图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合的电路。例如，设计计算机714的用户可经由耦合至设计计算机714的用户接口724来输入电路设计信息722。电路设计信息722可包括表示半导体设备(诸如图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合)的至少一个物理性质的设计信息。为了解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体设备的物理性质的其他信息。
设计计算机714可被配置成转换设计信息(包括电路设计信息722)以遵循某一文件格式。为了解说，该文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。除了其他电路或者信息之外，设计计算机714可被配置成生成还包括经转换的设计信息的数据文件，诸如包括描述图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合的信息的GDSII文件726。为了解说，数据文件可包括与片上系统(SOC)相对应的信息，该SOC包括图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者，并且在该SOC内还包括附加电子电路和组件。
GDSII文件726可在制造过程728处被接收以根据GDSII文件726中的已转换信息来制造图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合。例如，设备制造过程可包括将GDSII文件726提供给掩模制造商730以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模732。掩模732可在制造过程期间被用于生成一个或多个晶片734，晶片734可被测试并被分成管芯，诸如代表性管芯736。管芯736包括电路，该电路包括包含图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合的设备。
管芯736可被提供给封装过程738，其中管芯736被纳入到代表性封装740中。例如，封装740可包括单个管芯736或多个管芯，诸如系统级封装(SiP)安排。封装740可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装740的信息可诸如经由存储在计算机746处的组件库被分发给各产品设计者。计算机746可包括耦合至存储器750的处理器748，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器750处以处理经由用户接口744从计算机746的用户接收的PCB设计信息742。PCB设计信息742可包括封装半导体设备在印刷电路板上的物理定位信息，该封装半导体设备对应于包括图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合的封装740。
计算机746可被配置成转换PCB设计信息742以生成数据文件，诸如具有包括经封装半导体设备在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据的GERBER文件752，其中经封装半导体设备对应于包括图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合的封装740。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有GERBER格式以外的格式。
GERBER文件752可在板组装过程754处被接收并且被用于创建根据GERBER文件752内存储的设计信息来制造的PCB，诸如代表性PCB756。例如，GERBER文件752可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB756可填充有电子组件(包括封装740)以形成代表性印刷电路组装件(PCA)758。
PCA758可在产品制造过程760处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备762和第二代表性电子设备764。作为解说的非限定性示例，第一代表性电子设备762、第二代表性电子设备764、或者这两者可选自下组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置的数据单元、以及计算机，其中集成了图1的发射机102、图1的接收机150、和/或图3的表300、320、340中的一者或多者。作为另一解说的非限定性示例，电子设备762和764中的一者或多者可以是远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、固定位置数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图7解说了根据本公开的教导的远程单元，但本公开并不限于这些解说的单元。本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。
如解说性过程700中所描述的，包括图1的发射机102、图1的接收机150、图3的表300、320、340中的一者或多者、或其任何组合的设备可被制造、处理以及纳入到电子设备中。关于图1-6所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件712、GDSII文件726、以及GERBER文件752内，以及被存储在研究计算机706的存储器710、设计计算机714的存储器718、计算机746的存储器750、在各个阶段(诸如在板组装过程754处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模732、管芯736、封装740、PCA758、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理设备设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程700可由单个实体或由执行过程700的各个阶段的一个或多个实体来执行。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文所公开的实施例描述的方法或算法的各个步骤可直接用硬件、由处理器执行的软件模块或两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质耦合至处理器以使该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (36)

1.一种方法，包括：
接收要传送的多个比特；
对所述多个比特进行编码以生成表示所述多个比特的多比特信号；以及
在与同步信号的循环的一半对应的时段期间经由总线来传送所述多比特信号。
2.如权利要求1所述的方法，其特征在于，所述多比特信号是通过执行相位调制和占空比调制中的至少一者来生成的。
3.如权利要求1所述的方法，其特征在于，还包括确定对应于所述多个比特的码元，其中所述多比特信号是基于所述码元来编码的。
4.如权利要求3所述的方法，其特征在于，还包括基于所述码元来调制所述多比特信号的相位和所述多比特信号的占空比中的至少一者，并且其中所述多比特信号在所述时段期间包括至多两次转变。
5.如权利要求4所述的方法，其特征在于，被配置成执行对所述多比特信号的调制的电路系统响应于第一时钟信号，其中所述第一时钟信号由内部时钟生成，并且其中所述同步信号是基于不同于所述内部时钟的第二时钟生成的。
6.如权利要求5所述的方法，其特征在于，所述内部时钟包括环形振荡器。
7.如权利要求1所述的方法，其特征在于，所述多个比特在处理器处被接收，并且其中所述处理器经由所述总线耦合至存储器设备。
8.如权利要求7所述的方法，其特征在于，所述存储器设备包括双倍数据率(DDR)同步动态随机存取存储器(SDRAM)。
9.一种装置，包括：
输入接口，其被配置成接收要传送的多个比特；以及
信号生成逻辑，其被配置成：
对所述多个比特进行编码以生成表示所述多个比特的多比特信号；以及
在与同步信号的循环的一半对应的时段期间经由总线来传送所述多比特信号。
10.如权利要求9所述的装置，其特征在于，所述多比特信号是通过执行相位调制和占空比调制中的至少一者来生成的。
11.如权利要求9所述的装置，其特征在于，所述信号生成逻辑还被配置成确定对应于所述多个比特的码元，其中所述信号生成逻辑基于所述码元对所述多比特信号进行编码。
12.如权利要求11所述的装置，其特征在于，所述信号生成逻辑还包括被配置成基于所述码元来调制所述多比特信号的相位和所述多比特信号的占空比中的至少一者的调制逻辑，并且其中所述多比特信号在所述时段期间包括至多两次转变。
13.如权利要求12所述的装置，其特征在于，所述信号生成逻辑还包括被配置成生成第一时钟信号的第一时钟，其中所述调制逻辑在对所述多比特信号的调制期间响应于所述第一时钟信号，并且其中所述同步信号是基于从不同于所述第一时钟的系统时钟接收的第二时钟信号来生成的。
14.如权利要求13所述的装置，其特征在于，所述第一时钟包括环形振荡器。
15.如权利要求13所述的装置，其特征在于，所述装置被集成到至少一个半导体管芯中。
16.如权利要求15所述的装置，其特征在于，还包括其中集成了所述至少一个半导体管芯的设备，所述设备选自：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理、固定位置数据单元、以及计算机。
17.如权利要求9所述的装置，其特征在于，所述输入接口耦合至处理器，并且其中所述信号生成逻辑经由所述总线耦合至存储器设备。
18.如权利要求17所述的装置，其特征在于，所述存储器设备包括双倍数据率(DDR)同步动态随机存取存储器(SDRAM)。
19.一种包括指令的计算机可读存储设备，所述指令在由处理器执行时使所述处理器：
在与同步信号的循环的一半对应的时段期间经由总线从发射机接收多比特信号；
解码由所述多比特信号所表示的多个比特；以及
将所述多个比特存储在存储器设备的一个或多个存储元件处。
20.如权利要求19所述的计算机可读存储设备，其特征在于，所述多个比特是通过对所述多比特信号进行采样来解码的。
21.如权利要求19所述的计算机可读存储设备，其特征在于，解码所述多个比特还包括确定对应于所述多比特信号的码元。
22.如权利要求21所述的计算机可读存储设备，其特征在于，还包括在由所述处理器执行时使所述处理器对所述多比特信号进行采样的指令，其中所述码元是基于对所述多比特信号的采样来确定的。
23.如权利要求22所述的计算机可读存储设备，其特征在于，还包括在由所述处理器执行时使所述处理器生成第一时钟信号的指令，其中所述多比特信号以对应于所述第一时钟信号的频率被采样，并且其中与所述同步信号的所述循环的一半对应的所述时段是基于不同于所述第一时钟信号的第二时钟信号来确定的。
24.如权利要求23所述的计算机可读存储设备，其特征在于，所述第二时钟信号对应于同步信号，其中所述第一时钟信号具有高于所述第二时钟信号的第二频率的第一频率。
25.如权利要求19所述的计算机可读存储设备，其特征在于，所述多比特信号在存储器设备处被接收，并且其中所述存储器设备经由所述总线耦合至处理器。
26.如权利要求25所述的计算机可读存储设备，其特征在于，所述存储器设备包括双倍数据率(DDR)同步动态随机存取存储器(SDRAM)。
27.一种设备，包括：
用于接收要传送的多个比特的装置；
用于对所述多个比特进行编码以生成表示所述多个比特的多比特信号的装置；以及
用于在与同步信号的循环的一半对应的时段期间经由总线来传送所述多比特信号的装置。
28.如权利要求27所述的设备，其特征在于，还包括用于确定对应于所述多个比特的码元的装置，其中所述用于编码的装置基于所述码元来生成所述多比特信号。
29.如权利要求28所述的设备，其特征在于，还包括用于基于所述码元来调制所述多比特信号的相位和所述多比特信号的占空比中的至少一者的装置，并且其中所述多比特信号在所述时段期间包括至多两次转变。
30.如权利要求29所述的设备，其特征在于，还包括用于生成第一时钟信号的装置，其中所述用于调制的装置在对所述多比特信号的调制期间响应于所述第一时钟信号，并且其中所述同步信号是基于不同于所述第一时钟的第二时钟信号来生成的。
31.如权利要求30所述的设备，其中所述用于生成所述第一时钟信号的装置包括环形振荡器。
32.如权利要求27所述的设备，其特征在于，所述用于接收的装置耦合至处理器，并且其中所述用于传送的装置经由所述总线耦合至存储器设备，其中所述存储器设备包括双倍数据率(DDR)同步动态随机存取存储器(SDRAM)。
33.一种方法，包括：
用于在与同步信号的循环的一半对应的时段期间经由总线从发射机接收多比特信号的第一步骤；
用于解码由所述多比特信号所表示的多个比特的第二步骤；以及
用于基于所述同步信号将所述多个比特存储在存储器设备的一个或多个存储元件处的第三步骤。
34.一种方法，包括：
接收数据文件，所述数据文件包括对应于半导体设备的设计信息；以及
根据所述设计信息制造所述半导体设备，其中所述半导体设备包括用于在与同步信号的循环的一半对应的时段期间对表示多个比特的多比特信号进行编码或解码的电路系统。
35.如权利要求34所述的方法，其特征在于，所述数据文件包括GDSII格式。
36.如权利要求34所述的方法，其特征在于，所述数据文件具有GERBER格式。
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