KR20160005083A - 데이터 신호 듀티-사이클 및 위상 변조/복조에 기초한 동기식 데이터-링크 처리량 향상 기법 - Google Patents

데이터 신호 듀티-사이클 및 위상 변조/복조에 기초한 동기식 데이터-링크 처리량 향상 기법 Download PDF

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Abstract

데이터 신호 듀티-사이클 및 위상 변조/복조에 기초하는 동기식 데이터-링크 처리량 향상 기법이 개시된다. 방법은 송신될 다수의 비트들을 수신하는 단계, 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키기 위해 다수의 비트들을 인코딩하는 단계, 및 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 멀티-비트 신호를 동기식 인터페이스를 통해 송신하는 단계를 포함한다.

Description

데이터 신호 듀티-사이클 및 위상 변조/복조에 기초한 동기식 데이터-링크 처리량 향상 기법{SYNCHRONOUS DATA-LINK THROUGHPUT ENHANCEMENT TECHNIQUE BASED ON DATA SIGNAL DUTY-CYCLE AND PHASE MODULATION/DEMODULATION}
관련 출원들에 대한 상호-참조
[0001] 본 출원은, 본 출원과 소유자가 동일하고, 2013년 5월 6일 출원된 미국 정규 특허 출원 번호 제 13/887,846호를 우선권으로 주장하고, 그 미국 정규 특허 출원의 내용은 명백하게, 인용에 의해 그 전체가 본 명세서에 포함된다.
분야
[0002] 본원은 일반적으로, 듀티-사이클 변조(duty-cycle modulation) 및 위상 변조를 이용한 동기식 데이터-링크(synchronous data-link)를 통해 데이터를 송신 및 수신하는 것에 관한 것이다.
[0003] DDR(double data rate) SDRAM(synchronous dynamic random access memory) 메모리 디바이스들과 같은 메모리 디바이스들은 프로세서에 데이터를 송신하고 프로세서로부터 데이터를 수신하기 위해 동기화 신호(예를 들어, 클록 신호)를 활용한다. 동기화 신호는 제 1 값(예를 들어, 논리적 로우(low) 값)으로부터 제 2 값(예를 들어, 논리적 하이(high) 값)으로 발진하는 발진 신호(oscillatory signal)일 수 있다. 동기화 신호는 특정 주파수에서 제 1 값으로부터 제 2 값으로 발진할 수 있다. 동기화 신호 및 데이터는 버스를 통해 송신될 수 있다. 데이터의 제 1 비트는 동기화 신호가 제 1 값을 갖는 시간 동안(예를 들어, 동기화 신호의 사이클의 제 1 절반 동안) 메모리 디바이스로부터 프로세서로 또는 프로세서로부터 메모리 디바이스로 송신될 수 있다. 데이터의 제 2 비트는 동기화 신호가 제 2 값을 갖는 시간 동안(예를 들어, 동기화 신호의 사이클의 제 2 절반 동안) 메모리 디바이스로부터 프로세서로 또는 프로세서로부터 메모리 디바이스로 송신될 수 있다. 따라서, 메모리 디바이스는 동기화 신호의 각각의 사이클 동안 데이터의 2개의 비트들을 프로세서에 송신하거나 또는 데이터의 2개의 비트들을 프로세서로부터 수신할 수 있다.
[0004] 메모리 디바이스(예를 들어, DDR SDRAM)가 버스를 통해 프로세서에 데이터를 송신하거나 또는 프로세서로부터 데이터를 수신할 수 있는 레이트의 증가들은, 동기화 신호의 주파수를 증가시킴으로써(즉, 동기화 신호가 하나의 사이클을 완료하는 시간량을 감소시킴으로써) 실현될 수 있는데, 이는, 메모리 디바이스가 프로세서에 데이터를 송신하거나 또는 프로세서로부터 데이터를 수신하는 레이트의 대응하는 증가를 초래한다. 메모리 디바이스가 프로세서에 데이터를 송신하거나 또는 프로세서로부터 데이터를 수신하는 레이트를 증가시키는 이러한 접근방식은, 프로세서, 메모리 디바이스, 그리고 데이터 및 동기화 신호를 반송하는 버스의 부분을 포함하는 회로 기판의 수정을 요구할 수 있다. 동기화 신호의 주파수의 각각의 증가는 프로세서, 메모리 디바이스, 및 회로 기판의 제조 비용 및 복잡성을 증가시킬 수 있다.
[0005] 동기화 신호(예를 들어, 외부 클록 신호)와 동기화되지 않은 내부 클록 신호를 이용하여 메모리 디바이스로부터 송신될 또는 메모리 디바이스에서 수신될 멀티-비트 신호(multi-bit signal)의 위상 및/또는 듀티 사이클을 변조하는 것은, 동기화 신호의 주파수에 대한 대응하는 증가를 요구함이 없이 동기화 신호의 각각의 사이클 동안 송신될 수 있는 비트들의 수를 증가시킬 수 있다. 따라서, 메모리 디바이스, 프로세서, 및 프로세서로부터 메모리 디바이스로 데이터 및 동기화 신호를 반송하는 버스의 부분을 포함하는 회로 기판의 복잡성 및 제조 비용들을 현저하게 증가시킴이 없이 데이터 처리량 증가들이 실현될 수 있다.
[0006] 특정 실시예에서, 방법은 송신될 다수의 비트들(multiple bits)을 수신하는 단계를 포함한다. 방법은 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키는 단계를 더 포함한다. 방법은 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 멀티-비트 신호를 동기식 인터페이스를 통해 송신하는 단계를 더 포함한다.
[0007] 다른 특정 실시예에서, 장치는 입력 인터페이스 및 신호 발생 로직을 포함한다. 입력 인터페이스는 송신될 다수의 비트들을 수신하도록 구성될 수 있다. 신호 발생 로직은, 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키고, 그리고 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 멀티-비트 신호를 동기식 인터페이스를 통해 송신하도록 구성될 수 있다.
[0008] 다른 특정 실시예에서, 컴퓨터-판독가능 저장 디바이스는 명령들을 포함하고, 그 명령들은 프로세서에 의해 실행될 때, 프로세서로 하여금, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신기로부터 버스를 통해 멀티-비트 신호를 수신하게 한다. 컴퓨터-판독가능 저장 디바이스는, 프로세서에 의해 실행될 때, 프로세서로 하여금, 멀티-비트 신호에 의해 표현되는 다수의 비트들을 결정하게 하는 명령들을 더 포함한다. 컴퓨터-판독가능 저장 디바이스는, 프로세서에 의해 실행될 때, 프로세서로 하여금, 동기화 신호에 기초하여 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들에 다수의 비트들을 저장하게 하는 명령들을 더 포함한다.
[0009] 다른 특정 실시예에서, 장치는 송신될 다수의 비트들을 수신하기 위한 수단을 포함한다. 장치는 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키기 위한 수단을 더 포함한다. 장치는 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 멀티-비트 신호를 동기식 인터페이스를 통해 송신하기 위한 수단을 더 포함한다.
[0010] 다른 특정 실시예에서, 방법은 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신기로부터 버스를 통해 멀티-비트 신호를 수신하기 위한 제 1 단계를 포함한다. 방법은 멀티-비트 신호에 의해 표현되는 다수의 비트들을 결정하기 위한 제 2 단계를 더 포함한다. 방법은 동기화 신호에 기초하여 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들에 다수의 비트들을 저장하기 위한 제 3 단계를 더 포함한다.
[0011] 다른 특정 실시예에서, 방법은 반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계를 포함한다. 방법은 설계 정보에 따라 반도체 디바이스를 제조하는 단계를 더 포함한다. 반도체 디바이스는 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 또는 디코딩하는 회로소자를 포함한다.
[0012] 개시된 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정한 이점은, 프로세서와 메모리 디바이스(예를 들어, DDR(double data rate) SDRAM(synchronous dynamic random access memory)) 사이의 동기식 데이터-링크와 같은 동기식 데이터-링크(예를 들어, 데이터 및 동기화 신호를 반송하는 버스)의 데이터 처리량이, 메모리 디바이스, 프로세서, 및 동기식 데이터-링크의 부분을 포함하는 회로 기판의 복잡성 및 제조 비용들을 현저하게 증가시킴이 없이 증가될 수 있다는 것이다. 예를 들어, 개시된 실시예들 중 적어도 하나에서, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 데이터의 1 비트를 송신하는 시스템들과 비교하여, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 데이터의 이(2) 또는 그 초과의 비트들이 프로세서로부터 메모리 디바이스로 또는 메모리 디바이스로부터 프로세서로 송신될 수 있다. 개시된 실시예들 중 적어도 하나의 실시예의 다른 특정한 이점은, 동기화 신호의 주파수를 증가시킴으로써 동기식 데이터-링크의 처리량을 증가시키는 시스템들과 비교하여, 동기화 신호의 주파수를 수정함이 없이 동기식 데이터-링크의 처리량이 증가될 수 있고, 그에 따라 프로세서, 메모리 디바이스, 및 회로 기판의 제조 비용 및 복잡성이 감소되는 것이다. 본원의 다른 양상들, 이점들, 및 특징들은, 다음의 부분들: 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용, 및 청구범위를 포함하는 전체 출원의 리뷰 후에 명백해질 것이다.
[0013] 도 1은 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신될 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키기 위한 송신기 및 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 수신되는 멀티-비트 신호에 의해 표현되는 다수의 비트들을 결정하기 위한 수신기를 포함하는 시스템의 특정한 예시적 실시예의 블록도이고;
[0014] 도 2는 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신될 다수의 비트들을 표현하는 멀티-비트 신호를 예시하는 타이밍도이고;
[0015] 도 3은 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 데이터의 M-비트들을 송신하는데 사용하기 위한 심볼들의 예시적인 실시예들을 포함하고;
[0016] 도 4는 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 수신된 멀티-비트 신호에 의해 표현되는 다수의 비트들을 결정하는 방법의 특정한 예시적 실시예의 흐름도이고;
[0017] 도 5는 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신될 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키는 방법의 특정한 예시적 실시예의 흐름도이고;
[0018] 도 6은 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 및 디코딩하도록 구성된 무선 통신 디바이스의 특정한 예시적 실시예의 블록도이고; 그리고
[0019] 도 7은 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 및 디코딩하도록 구성된 전자 디바이스들을 제조하는 제조 프로세스의 특정한 예시적 실시예의 데이터 흐름도이다.
[0020] 도 1을 참조하면, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신될 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키기 위한 송신기 및 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 수신되는 멀티-비트 신호에 의해 표현되는 다수의 비트들을 결정하기 위한 수신기를 포함하는 시스템의 특정한 예시적 실시예의 블록도가 개시되고, 일반적으로 100으로 지정된다. 시스템(100)은 송신기(102)(예를 들어, 호스트 프로세서의 송신기), 버스(140)(예를 들어, 동기식 인터페이스), 및 수신기(150)(예를 들어, DDR SDRAM 메모리 디바이스의 수신기)를 포함한다.
[0021] 도 1에 도시된 바와 같이, 송신기(102)는 입력 인터페이스(104), 신호 발생 로직(130), 및 동기화 로직(112)을 포함한다. 신호 발생 로직(130)은 변조 로직(134) 및 내부 클록(132)을 포함한다. 특정 실시예에서, 내부 클록(132)은 링 발진기(ring oscillator)일 수 있다. 특정 실시예에서, 동기화 로직(112)은 프로그램가능 지연 로직(114)을 포함할 수 있다. 동작 동안, 송신기(102)는 입력 인터페이스(104)에서 다수의 비트들(120)을 수신할 수 있다. 다수의 비트들(120)은 M-비트들을 포함할 수 있고, 여기서 M >= 이(2)이다. 다수의 비트들(120)은 메모리 디바이스(예를 들어, 수신기(150)를 포함하는 DDR SDRAM 메모리 디바이스)에 제공될 데이터에 대응할 수 있다. 입력 인터페이스(104)는 다수의 비트들(120)을 신호 발생 로직(130)에 제공하도록 구성될 수 있다.
[0022] 신호 발생 로직(130)은 다수의 비트들(120)을 표현하는 멀티-비트 신호(110)를 인코딩하도록 구성될 수 있다. 신호 발생 로직(130)은 다수의 비트들에 대응하는 심볼(도 1에 도시되지 않음)을 결정하고 그 심볼에 기초하여 멀티-비트 신호(110)를 인코딩하도록 구성될 수 있다. 특정 실시예에서, 신호 발생 로직(130)은 도 3과 관련하여 설명되는 테이블들 중 하나와 같은 테이블을 포함할 수 있고, 그 테이블에 기초하여 다수의 비트들에 대응하는 심볼을 결정하도록 구성될 수 있다.
[0023] 변조 로직(134)은 심볼에 기초하여 멀티-비트 신호(110)의 위상 및 듀티 사이클을 변조하도록 구성될 수 있다. 멀티-비트 신호의 위상은 멀티-비트 신호의 초기 값이 제 1 값(예를 들어, 논리적 로우 값 또는 제로(0))을 갖는지 제 2 값(예를 들어, 논리적 하이 값 또는 일(1))을 갖는지에 대응할 수 있다. 멀티-비트 신호의 듀티 사이클은, 멀티-비트 신호가 상이한 값으로 트랜지셔닝(transitioning)하기 전에 초기 값을 갖는 시간의 지속기간에 대응할 수 있다.
[0024] 변조 로직(134)은 멀티-비트 신호(110)의 위상 및 듀티 사이클의 변조 동안 내부 클록(132)으로부터 수신되는 내부 클록 신호(136)에 응답할 수 있다. 예를 들어, 내부 클록 신호(136)는 제 1 주파수(f)를 가진 발진 신호를 포함할 수 있다. 발진 신호는 기간(T)을 가질 수 있어서, 발진 신호는 (1/f)에 대응하는 시간 기간 동안 제 1 값(예를 들어, 논리적 하이 값)과 제 2 값(예를 들어, 논리적 로우 값) 사이에서 발진한다. 기간(T)은 발진 신호가 하나의 사이클을 완료(예를 들어, 제 1 값으로부터 제 2 값으로 그리고 다시(back) 제 1 값으로의 발진을 완료)하기 위해 요구되는 시간량을 표현한다.
[0025] 다수의 비트들(120)에 대응하는 심볼은 2(M-1) 비트들에 의해 표현될 수 있다. 변조 로직(134)은 멀티-비트 신호(110)의 위상 및 듀티 사이클을 변조하도록 구성될 수 있어서, 내부 클록 신호(136)의 기간(T) 당 2(M-1) 비트들 중 이(2) 비트들(예를 들어, 절반-사이클 당 2(M-1) 비트들 중 1 비트)이 멀티-비트 신호 내에 인코딩된다. 변조 로직(134)은 통해 멀티-비트 신호(110)를 버스(140)를 수신기(150)에 제공하도록 구성될 수 있다. 멀티-비트 신호의 위상 및 듀티 사이클을 변조하는 예시적인 실시예들은 도 2 및 도 3과 관련하여 설명된다.
[0026] 동기화 신호 로직(112)은 동기화 신호(126)를 발생시키도록 구성될 수 있다. 특정 실시예에서, 동기화 신호(126)는 데이터 스트로브 신호(data strobe signal)(DQS)일 수 있고, 외부 클록(도 1에 도시되지 않음)에 의해 발생된 외부 클록 신호(118)에 기초하여 발생될 수 있다. 특정 실시예에서, 외부 클록은 송신기(102) 및 수신기(150) 외부에 시스템 클록을 포함할 수 있다. 동기화 신호(126)는 내부 클록 신호(136)의 제 1 주파수(f) 미만인 제 2 주파수(f')를 가질 수 있다. 동기화 신호(126)는 제 2 기간(T')을 가질 수 있다. 기간(T')은 동기화 신호가 하나의 사이클을 완료하기 위해 요구되는 시간량을 표현한다. 동기화 신호(126)는 버스(140)를 통해 수신기(150)에 제공될 수 있다.
[0027] 도 1에 도시된 바와 같이, 버스(140)는 대표 데이터 통신 경로(142)와 같은 하나 또는 둘 이상의 데이터 통신 경로들, 대표 동기화 경로(144)와 같은 하나 또는 둘 이상의 동기화 경로들을 포함한다. 변조 로직(134)은 멀티-비트 신호(110)를 데이터 통신 경로(142)를 통해 수신기(150)에 제공하도록 구성될 수 있고, 동기화 로직(112)은 동기화 신호(126)를 동기화 경로(144)를 통해 수신기(150)에 제공하도록 구성될 수 있다.
[0028] 도 1에 도시된 바와 같이, 수신기(150)는 오버샘플러(152), 디코딩 로직(160), 및 캡쳐 플롭(capture flop)(162)을 포함한다. 오버샘플러(152)는 샘플링 로직(154) 및 내부 클록(156)을 포함한다. 특정 실시예에서, 내부 클록(156)은 링 발진기일 수 있다. 멀티-비트 신호(110)는 데이터 통신 경로(142)를 통해 수신기(150)에서 수신되어 오버샘플러(152)에 제공될 수 있다. 샘플링 로직(154)은 내부 클록(156)에 의해 제공되는 내부 클록 신호(158)에 기초하여 멀티-비트 신호(110)를 샘플링한다. 내부 클록 신호(158)는 제 3 주파수(f'')를 가진 발진 신호를 포함할 수 있다. 발진 신호는 기간(T'')을 가질 수 있어서, 발진 신호는 (1/f'')에 대응하는 시간 기간 동안 제 1 값(예를 들어, 논리적 하이 값)과 제 2 값(예를 들어, 논리적 로우 값) 사이에서 발진한다. 기간(T'')은 발진 신호가 하나의 사이클을 완료(예를 들어, 제 1 값으로부터 제 2 값으로 그리고 다시 제 1 값으로의 발진을 완료)하기 위해 요구되는 시간량을 표현한다. 특정 실시예에서, 내부 클록 신호(158)의 제 3 주파수(f'')는 내부 클록 신호(136)의 제 1 주파수(f)와 동일할 수 있다.
[0029] 샘플링 로직(154)은 멀티-비트 신호(110)에 의해 표현되는 하나 또는 둘 이상의 비트들을 결정하기 위해 멀티-비트 신호(110)를 샘플링하도록 구성될 수 있다. 예를 들어, 변조 로직(134)과 관련하여 설명되는 바와 같이, 멀티-비트 신호(110)는 2(M-1) 비트들에 의해 표현되는 심볼을 포함할 수 있다. 샘플링 로직(154)은 2(M-1) 비트들을 결정하기 위해 멀티-비트 신호(110)를 샘플링하도록 구성될 수 있다. 특정 실시예에서, 샘플링 로직(154)은 멀티-비트 신호(110)의 바이너리 오버샘플링(binary oversampling)을 수행하도록 구성될 수 있다. 바이너리 오버샘플링은 복수의 비트들(예를 들어, 2(M-1) 비트들)을 결정하는 것을 포함할 수 있고, 여기서 복수의 비트들 각각은 멀티-비트 신호(110)의 듀티 사이클에 기초하여 결정된다. 제 3 주파수(f'')가 제 1 주파수(f)에 대응하기 때문에, 샘플링 로직(154)은 멀티-비트 신호(110)의 2(M-1) 비트들 각각을 검출(즉, 다수의 비트들(120)에 대응하는 심볼을 검출)할 수 있다. 샘플링 로직(154)은 검출된 2(M-1) 비트들을 디코딩 로직(160)에 제공할 수 있다.
[0030] 디코딩 로직(160)은 샘플링 로직으로부터 2(M-1) 비트들을 수신하고 2(M-1) 비트들에 의해 표현된 심볼을 결정하도록 구성될 수 있다. 디코딩 로직(160)은 심볼에 기초하여 다수의 비트들(예를 들어, 다수의 비트들(120))을 결정하도록 구성될 수 있다. 특정 실시예에서, 디코딩 로직(160)은, 신호 발생 로직(130)과 관련하여 설명되는 테이블과 같은 테이블을 포함할 수 있다. 테이블은 심볼에 대응하는 다수의 비트들을 결정하기 위해 디코딩 로직(160)에 의해 이용될 수 있다. 디코딩 로직(160)은 다수의 비트들을 캡쳐 플롭(162)에 제공하도록 구성될 수 있다.
[0031] 캡쳐 플롭(162)은, 수신기(150)에 커플링되거나 또는 수신기(150)를 포함하는 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들(도 1에 도시되지 않음)에 다수의 비트들이 기록됨을 동기화 신호(126)가 표시할 때까지, 다수의 비트들(예를 들어, 다수의 비트들(120))을 저장하도록 구성될 수 있다. 특정 실시예에서, 동기화 신호 로직(112)은 프로그램가능 지연 로직(114)을 포함한다. 프로그램가능 지연 로직(114)은 동기화 신호(126)를 캘리브레이팅(calibrate)하도록 구성될 수 있다. 동기화 신호(126)의 캘리브레이션은 송신기(102) 및 수신기(150)의 동작들을 동기화하기 위해 수행될 수 있다. 예를 들어, 프로그램가능 지연 로직(114)은 동기화 신호(126)를 캘리브레이팅하도록 구성될 수 있어서, 캡쳐 플롭(162)은, 멀티-비트 신호(110) 내에 인코딩된 전체 심볼이 디코딩 로직(160)에 의해 그것의 대응하는 다수의 비트들로 디코딩된 후에만 다수의 비트들(예를 들어, 다수의 비트들(120))의 값들을 캡쳐한다.
[0032] 도 1에 예시되지 않지만, 송신기(102)는 수신기(150)와 관련하여 설명되는 기능들 및 동작들 중 하나 또는 둘 이상을 구현하도록 구성된 회로소자 또는 다른 로직을 포함할 수 있다. 부가적으로, 수신기(150)는 송신기(102)와 관련하여 설명되는 기능들 및 동작들 중 하나 또는 둘 이상을 구현하도록 구성된 회로소자 또는 다른 로직을 포함할 수 있다. 따라서, 수신기(150)를 포함하는 메모리 디바이스(예를 들어, DDR SDRAM 메모리 디바이스)는 또한, 멀티-비트 신호로서 다수의 비트들(예를 들어, 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들로부터 판독되는 다수의 비트들)을, 송신기(102)를 포함하는 프로세서에 송신하도록 구성된 송신기를 포함할 수 있다. 프로세서는 멀티-비트 신호를 수신하고 그 멀티-비트 신호를 다수의 비트들(예를 들어, 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들로부터 판독되는 다수의 비트들)로 디코딩하도록 구성된 수신기를 포함할 수 있다. 부가적으로, 단일 멀티-비트 신호(예를 들어, 멀티-비트 신호(110))만이 도 1에 예시되지만, 송신기(102)는 복수의 멀티-비트 신호들을 발생시키고 그 복수의 멀티-비트 신호들을 버스(140)의 하나 또는 둘 이상의 데이터 통신 경로들을 통해 수신기(150)에 송신하도록 구성될 수 있다. 부가적으로, 단일 동기화 신호(예를 들어, 동기화 신호(126))만이 도 1에 예시되지만, 동기화 신호 로직(112)은 송신기(102)와 수신기(150) 사이의 수신 및 송신 동작들을 동기화하기 위해 복수의 동기화 신호들을 발생시킬 수 있다. 예를 들어, 제 1 동기화 신호는 버스(140)의 복수의 데이터 통신 경로들 중 제 1 개수의 데이터 통신 경로들을 위해 이용될 수 있고, 제 2 동기화 신호는 버스(140)의 복수의 데이터 통신 경로들 중 제 2 개수의 데이터 통신 경로들을 위해 이용될 수 있다.
[0033] 신호 발생 로직(130)을 이용하여 다수의 비트들(120)을 인코딩함으로써, 동기화 신호(126)의 각각의 절반 사이클 동안 버스(140)를 통해 송신기(102)로부터 수신기(150)로 송신될 수 있는 비트들의 수는, 동기화 신호(126)의 각각의 절반 사이클 동안 단일 비트를 송신하는 시스템들과 비교하여, 증가될 수 있다. 따라서, 수신기(150)를 포함한 메모리 디바이스, 송신기(102)를 포함한 프로세서, 및 버스(140)의 부분을 포함한 회로 기판의 복잡성 및 제조 비용들을 현저하게 증가시킴이 없이, 데이터 처리량 증가들이 실현될 수 있다.
[0034] 도 2를 참조하면, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신될 다수의 비트들을 표현하는 멀티-비트 신호를 예시하는 타이밍도가 도시되고, 일반적으로 200으로 지정된다. 도 2에서, 타이밍도(200)는 동기화 신호 DQ들(예를 들어, 스트로브 신호) 및 멀티-비트 신호 DQ(예를 들어, 데이터 신호)를 포함한다. 동기화 신호 DQ들은 도 1의 동기화 신호(126)에 대응할 수 있고, 데이터 신호 DQ는 도 1의 멀티-비트 신호(110)에 대응할 수 있다.
[0035] 도 2에 도시된 바와 같이, 동기화 신호 DQ들은 제 1 부분(212) 및 제 2 부분(214)을 포함하는 사이클(210)을 가질 수 있다. 동기화 신호 DQ들의 사이클(210)의 제 1 부분(212)은 사이클(210)의 제 1 절반일 수 있고, 제 2 부분(214)은 사이클(210)의 제 2 절반일 수 있다. 도 2에 도시된 바와 같이, 동기화 신호 DQ들의 제 1 부분(212) 동안, 멀티-비트 신호 DQ는 데이터(220)를 포함할 수 있다. 데이터(220)는 데이터의 M-비트들(예를 들어, 도 1의 M-비트들(120))을 포함할 수 있다. 도 2에서, 데이터(220)는 데이터의 이(2) 비트들(예를 들어, M = 이(2))을 포함한다.
[0036] M = 이(2)인 경우, 이(2) 비트들은 데이터(221)에 의해 표현되는 "0,0"의 대응하는 값들, 데이터(223)에 의해 표현되는 "0,1"의 값, 데이터(225)에 의해 표현되는 "1,0"의 값, 데이터(227)에 의해 표현되는 "1,1"의 값을 가질 수 있다. 데이터(221, 223, 225, 227) 각각은 특정 심볼, 이를테면, 도 2에 도시된 심볼들(222, 224, 226, 228)에 대응할 수 있다. 예시하자면, 데이터(221)는 심볼(222)에 대응하고, 데이터(223)는 심볼(224)에 대응하고, 데이터(225)는 심볼(226)에 대응하고, 그리고 데이터(227)는 심볼(228)에 대응한다.
[0037] 특정 실시예에서, 멀티-비트 신호 DQ는 도 1의 신호 발생 로직(130)에 의해 발생될 수 있다. 예를 들어, 다수의 비트들(120)이 데이터(221)에 대응할 때, 신호 발생 로직(130)은 심볼(222)이 데이터(221)(예를 들어, 값들 "0, 0")에 대응함을 결정할 수 있다. 변조 로직(134)은 심볼(222)에 기초하여 멀티-비트 신호 DQ에 대한 변조 동작들을 수행할 수 있다. 변조 동작들은 멀티-비트 신호 DQ의 위상을 변조하는 것 및 멀티-비트 신호 DQ의 듀티 사이클을 변조하는 것을 포함할 수 있다. 멀티-비트 신호 DQ의 위상을 변조하는 것은 멀티-비트 신호 DQ의 초기 값을 값 일(1) 또는 제로(0)로 설정하는 것에 대응할 수 있다. 멀티-비트 신호 DQ의 듀티 사이클을 변조하는 것은 멀티-비트 신호의 사이클의 나머지 동안 멀티-비트 신호 DQ의 값을 초기 값으로부터 제 2 값으로 변경하는 것에 대응할 수 있다.
[0038] 예시하자면, 심볼(222)은 제로(0)의 위상 변조 및 제로 퍼센트(0%)의 듀티 사이클을 가진 멀티-비트 신호 DQ에 대응한다. 따라서, 다수의 비트들이 심볼(222)에 대응하는 경우, 멀티-비트 신호는 제로(0)의 초기 값을 갖고, 멀티-비트 신호 DQ의 전체 사이클 동안 초기 값으로 유지될 수 있다. 심볼(224)은 제로(0)의 위상 및 50 퍼센트(50%)의 듀티 사이클을 가진 멀티-비트 신호 DQ에 대응한다. 따라서, 다수의 비트들이 심볼(224)에 대응하는 경우, 멀티-비트 신호는 제로(0)의 초기 값을 갖는다. 멀티-비트 신호 DQ는 멀티-비트 신호 DQ의 사이클의 제 1 절반 동안 초기 값으로 유지될 수 있고, 그리고 멀티-비트 신호 DQ의 제 2 절반 사이클 동안 초기 값으로부터 제 2 값(예를 들어, 일(1))으로 트랜지션(transition)될 수 있다. 심볼(226)은 일(1)의 위상 및 50 퍼센트(50%)의 듀티 사이클을 가진 멀티-비트 신호 DQ에 대응한다. 따라서, 다수의 비트들이 심볼(226)에 대응하는 경우, 멀티-비트 신호는 일(1)의 초기 값을 갖는다. 멀티-비트 신호 DQ는 멀티-비트 신호 DQ의 사이클의 제 1 절반 동안 초기 값으로 유지될 수 있고, 그리고 초기 값으로부터 제 2 값(예를 들어, 제로(0))으로 트랜지션될 수 있다. 심볼(228)은 일(1)의 위상 변조 및 100 퍼센트(100%)의 듀티 사이클을 가진 멀티-비트 신호 DQ에 대응한다. 따라서, 다수의 비트들이 심볼(228)에 대응하는 경우, 멀티-비트 신호는 일(1)의 초기 값을 갖고, 멀티-비트 신호 DQ의 전체 사이클 동안 초기 값으로 유지될 수 있다.
[0039] 도 3을 참조하면, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 데이터의 M-비트들을 송신하는데 사용하기 위한 심볼들의 예시적인 실시예들이 도시되고, 300, 320, 및 340으로 지정된다. M = 이(2)인 경우, 데이터 신호(예를 들어, 도 1의 멀티-비트 신호(110) 또는 도 2의 데이터 신호(204))는 테이블(300)에 따라 발생될 수 있다. 테이블(300)에 도시된 바와 같이, M-비트들은 송신기(예를 들어, 도 1의 송신기(102))로부터 수신기(예를 들어, 도 1의 수신기(150))로 송신될 제 1 비트(302) 및 제 2 비트(304)를 포함한다. M-비트들의 행(row)들 각각은 대응하는 심볼(화살표에 의해 표시됨)을 가지며, 그 심볼은 제 1 부분(310) 및 제 2 부분(312)을 포함한다.
[0040] 특정 실시예에서, 송신기(예를 들어, 도 1의 송신기(102))는 심볼 테이블을 포함하지 않을 수 있고, 수신기(예를 들어, 도 1의 수신기(150))에 송신될 다수의 비트들에 대응하는 심볼을 결정하지 않을 수 있다. 예를 들어, 도 2에 도시된 바와 같이, M = 이(2)인 경우, 테이블(300)의 각각의 심볼의 제 1 부분(310) 및 제 2 부분(312)은 제 1 비트(302) 및 제 2 비트(304)의 값들에 각각 대응한다. 따라서, M = 이(2)인 경우, 변조 로직은 심볼 테이블을 이용하여 룩업(lookup)을 수행하기 보다는, 다수의 비트들에 기초하여 멀티-비트 신호(예를 들어, 멀티-비트 신호(110))를 변조할 수 있다.
[0041] 심볼 테이블들이 이용되는 경우, 각각의 테이블은 다수의 심볼들(S)을 포함할 수 있고, 여기서 S = 2(M)이고, 여기서 M은 동기화 신호의 절반 사이클에서 송신될 데이터의 비트들의 개수에 대응한다. 도 3에서, 테이블(320)은 데이터의 삼(3) 비트들(M = 삼(3))을 송신하기 위해 이용될 수 있는 심볼들을 예시한다. 테이블(340)은 데이터의 사(4) 비트들(M = 사(4))을 송신하기 위해 이용될 수 있는 심볼들을 예시한다. 도 3에 도시된 바와 같이, 심볼들 각각은 2(M-1) 부분들로 분할될 수 있다. 예를 들어, 테이블(320)은 데이터의 삼(3) 비트들(예를 들어, M = 3)에 대응하는 심볼들을 예시하고, 여기서, 대응하는 심볼들 각각은 4개의 부분들(예를 들어, 2(3-1) = 4)로 분할된다. 특정 실시예에서, 테이블들(300, 320, 340)에 포함된 심볼들은 2(M-1) 비트들로서 저장될 수 있고, 각각의 비트는 2(M-1) 부분들 중 특정한 하나 동안 멀티-비트 신호의 값(예를 들어, 제로(0) 또는 일(1))을 표현한다. 따라서, 샘플링 로직(예를 들어, 샘플링 로직(154))은 멀티-비트 신호에 의해 표현되는 2(M-1) 비트들을 결정하도록 구성될 수 있고, 2(M-1) 비트들을 디코딩 로직(예를 들어, 디코딩 로직(160))에 제공할 수 있다. 디코딩 로직은 샘플링 로직으로부터 수신된 2(M-1) 비트들에 기초하여 심볼을 결정할 수 있다. 2(M-1) 비트들에 의해 표현된 심볼에 기초하여, 디코딩 로직은 멀티-비트 신호에 의해 표현되는 다수의 비트들(예를 들어, 다수의 비트들(120))을 결정할 수 있다.
[0042] 도 3에 도시된 바와 같이, 심볼들 각각은 최대 두번의 트랜지션들(예를 들어, 로우 값으로부터 하이 값으로 또는 하이 값으로부터 로우 값으로)을 포함한다. 제 1 트랜지션은 멀티-비트 신호를 초기 값(예를 들어, 제로(0) 또는 일(1))으로 초기화하는 것에 대응할 수 있다. 멀티-비트 신호를 초기화하는 것은 멀티-비트 신호의 위상 변조에 대응할 수 있고, 변조 로직(예를 들어, 도 1의 변조 로직(134))에 의해 수행될 수 있다. 제 1 트랜지션은 동기화 신호(예를 들어, 도 1의 동기화 신호(126))의 제 1 에지(예를 들어, 리딩 에지(leading edge) 또는 폴링 에지(falling edge)) 상에서 발생할 수 있다. 제 2 트랜지션은 멀티-비트 신호의 듀티 사이클 변조에 대응할 수 있고, 변조 로직(예를 들어, 도 1의 변조 로직(134))에 의해 수행될 수 있다. 제 2 트랜지션은 동기화 신호의 제 1 에지(예를 들어, 리딩 에지 또는 폴링 에지)와 동기화 신호의 제 2 에지(예를 들어, 폴링 에지 또는 리딩 에지) 사이에서 발생할 수 있다. 다시 말해, 각각의 심볼은, 멀티-비트 신호가 초기 값으로 초기화된 후에 동기화 신호의 리딩 에지와 폴링 에지 사이에서의 기간 동안 최대 한번의 트랜지션을 포함할 수 있다.
[0043] 테이블들(300, 320, 340)에 예시된 심볼들 각각은 동기화 신호(예를 들어, 도 2의 동기화 신호 DQ들)의 사이클(예를 들어, 도 2의 사이클(210))의 부분(예를 들어, 도 2의 제 1 부분(212) 또는 제 2 부분(214)) 동안 송신될 수 있다. 따라서, 동기화 신호의 주파수를 증가시킴이 없이, 다수의 비트들이 동기화 신호의 사이클의 각각의 절반 동안 멀티-비트 신호 내에 인코딩되어 송신될 수 있다. 부가적으로, 동기화 신호의 주파수를 증가시킴이 없이, 멀티-비트 신호가 수신될 수 있고 그리고 다수의 비트들은 동기화 신호의 사이클의 각각의 절반 동안 디코딩될 수 있다.
[0044] 도 4를 참조하면, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 수신된 멀티-비트 신호에 의해 표현되는 다수의 비트들을 결정하는 방법의 특정한 예시적 실시예의 흐름도가 도시되고, 400으로 지정된다. 방법(400)은 402에서, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신기로부터 멀티-비트 신호를 버스를 통해 수신하는 단계를 포함한다. 404에서, 방법(400)은 멀티-비트 신호에 의해 표현되는 다수의 비트들을 디코딩하는 단계를 포함한다. 멀티-비트 신호에 의해 표현되는 다수의 비트들을 디코딩하는 단계는, 408에서, 멀티-비트 신호를 샘플링하는 단계, 및 410에서, 멀티-비트 신호의 샘플링에 기초하여 멀티-비트 신호에 대응하는 심볼을 결정하는 단계를 포함할 수 있다. 멀티-비트 신호에 의해 표현되는 다수의 비트들을 디코딩하는 단계는, 412에서, 심볼에 기초하여 다수의 비트들을 결정하는 단계를 포함할 수 있다. 406에서, 방법은 동기화 신호에 기초하여 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들에 다수의 비트들을 저장하는 단계를 포함한다.
[0045] 도 4의 방법(400)은 필드-프로그램가능 게이트 어레이(FPGA) 디바이스, 주문형 집적 회로(ASIC), 프로세싱 유닛, 이를테면, 중앙 프로세싱 유닛(CPU), 디지털 신호 프로세서(DSP), 제어기, 다른 하드웨어 디바이스, 펌웨어 디바이스 또는 이들의 임의의 조합에 의해 구현될 수 있다. 예로서, 도 4의 방법은 도 6과 관련하여 설명되는 바와 같이 명령들을 실행하는 프로세서에 의해 수행될 수 있다.
[0046] 도 5를 참조하면, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신될 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키는 방법의 특정한 예시적 실시예의 흐름도가 도시되고, 500으로 지정된다. 방법(500)은 502에서, 송신될 다수의 비트들을 수신하는 단계를 포함한다. 504에서, 방법(500)은 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키기 위해 다수의 비트들을 인코딩하는 단계를 포함한다. 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키는 단계는, 508에서, 다수의 비트들에 대응하는 심볼을 결정하는 단계, 및 510에서, 심볼에 기초하여 멀티-비트 신호의 위상 및 멀티-비트 신호의 듀티 사이클 중 적어도 하나를 변조하는 단계를 포함할 수 있다. 방법(500)은 506에서, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 멀티-비트 신호를 버스를 통해 송신하는 단계를 포함한다.
[0047] 도 5의 방법은 필드-프로그램가능 게이트 어레이(FPGA) 디바이스, 주문형 집적 회로(ASIC), 프로세싱 유닛, 이를테면, 중앙 프로세싱 유닛(CPU), 디지털 신호 프로세서(DSP), 제어기, 다른 하드웨어 디바이스, 펌웨어 디바이스 또는 이들의 임의의 조합에 의해 구현될 수 있다. 예로서, 도 5의 방법은 도 6과 관련하여 설명되는 바와 같이 명령들을 실행하는 프로세서에 의해 수행될 수 있다.
[0048] 도 6을 참조하면, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 및 디코딩하도록 구성된 무선 통신 디바이스의 특정한 예시적 실시예의 블록도가 도시되고, 일반적으로 600으로 지정된다. 디바이스(600)는 메모리(632)에 커플링된, 디지털 신호 프로세서(DSP)(610)와 같은 프로세서를 포함한다. DSP(610) 및 메모리(632)는 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 및/또는 디코딩하도록 구성될 수 있다. 예시적인 실시예에서, 멀티-비트 신호는 도 1의 멀티-비트 신호(110), 도 2의 멀티-비트 신호 DQ에 대응할 수 있고, DSP(610) 및 메모리(632)는 도 1 내지 도 3과 관련하여 설명된 동작들 또는 기능들 중 하나 또는 둘 이상을 수행하도록 구성될 수 있거나, 도 4 및/또는 도 5의 방법들, 또는 이들의 임의의 조합에 따라 동작할 수 있다.
[0049] 특정 실시예에서, DSP(610)는, DSP(610)에 의해 실행될 때, DSP(610)로 하여금, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 및/또는 디코딩하게 하는 명령들(664)을 포함할 수 있다. 예를 들어, 명령들(664)은, DSP(610)에 의해 실행될 때, DSP(610)로 하여금, 도 1의 수신기(150) 및 도 4의 방법과 관련하여 설명되는 바와 같이 멀티-비트 신호를 다수의 비트들로 디코딩하게 할 수 있다. 명령들(664)은, DSP(610)에 의해 실행될 때, DSP(610)로 하여금, 도 3과 관련하여 설명된 심볼 테이블들(300, 320, 340)과 같은 하나 또는 둘 이상의 테이블들을 이용하여 멀티-비트 신호를 디코딩하게 하는 명령들을 포함할 수 있다. 명령들(664)은 또한, DSP(610)에 의해 실행될 때, DSP(610)로 하여금, 도 1의 송신기(102) 및 도 5의 방법과 관련하여 설명되는 바와 같이 멀티-비트 신호 내에 다수의 비트들을 인코딩하게 하는 명령들을 포함할 수 있다. 명령들(664)은, DSP(610)에 의해 실행될 때, DSP(610)로 하여금, 도 3과 관련하여 설명된 심볼 테이블들(300, 320, 340)과 같은 하나 또는 둘 이상의 테이블들을 이용하여 멀티-비트 신호를 디코딩하게 하는 명령들을 포함할 수 있다.
[0050] 특정 실시예에서, 메모리(632)는, 메모리(632)의 메모리 제어기에 의해 실행될 때, 메모리 제어기로 하여금, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 및/또는 디코딩하게 하는 명령들(662)을 포함할 수 있다. 예를 들어, 명령들(662)은, 메모리(632)의 메모리 제어기에 의해 실행될 때, 메모리 제어기로 하여금, 도 1의 수신기(150) 및 도 4의 방법과 관련하여 설명되는 바와 같이 멀티-비트 신호를 다수의 비트들로 디코딩하게 할 수 있다. 명령들(662)은, 메모리(632)의 메모리 제어기에 의해 실행될 때, 메모리 제어기로 하여금, 도 3과 관련하여 설명된 심볼 테이블들(300, 320, 340)과 같은 하나 또는 둘 이상의 테이블들을 이용하여 멀티-비트 신호를 디코딩하게 하는 명령들을 포함할 수 있다. 명령들(662)은 또한, 메모리(632)의 메모리 제어기에 의해 실행될 때, 메모리 제어기로 하여금, 도 1의 송신기(102) 및 도 5의 방법과 관련하여 설명되는 바와 같이 멀티-비트 신호 내에 다수의 비트들을 인코딩하게 하는 명령들을 포함할 수 있다. 명령들(662)은, 메모리(632)의 메모리 제어기에 의해 실행될 때, 메모리 제어기로 하여금, 도 3과 관련하여 설명된 심볼 테이블들(300, 320, 340)과 같은 하나 또는 둘 이상의 테이블들을 이용하여 멀티-비트 신호를 디코딩하게 하는 명령들을 포함할 수 있다.
[0051] 도 6은 또한, 디지털 신호 프로세서(610) 및 디스플레이(628)에 커플링되는 디스플레이 제어기(626)를 도시한다. 코더/디코더(CODEC)(634)는 또한 디지털 신호 프로세서(610)에 커플링될 수 있다. 스피커(636) 및 마이크로폰(638)은 CODEC(634)에 커플링될 수 있다.
[0052] 도 6은 또한, 무선 제어기(640)가 디지털 신호 프로세서(610) 및 무선 안테나(642)에 커플링될 수 있음을 나타낸다. 특정 실시예에서, DSP(610), 디스플레이 제어기(626), 메모리(632), CODEC(634), 및 무선 제어기(640)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(622)에 포함된다. 특정 실시예에서, 입력 디바이스(630) 및 전원(644)은 시스템-온-칩 디바이스(622)에 커플링된다. 더욱이, 특정 실시예에서, 도 6에서 예시된 바와 같이, 디스플레이(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 무선 안테나(642), 및 전원(644)은 시스템-온-칩 디바이스(622) 외부에 있다. 그러나, 디스플레이(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 무선 안테나(642), 및 전원(644) 각각은, 인터페이스 또는 제어기와 같은, 시스템-온-칩 디바이스(622)의 컴포넌트에 커플링될 수 있다.
[0053] 설명된 실시예들과 함께, 송신될 다수의 비트들을 수신하기 위한 수단, 이를테면, 도 1의 입력 인터페이스(104), 송신될 다수의 비트들을 수신하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있는 시스템이 개시된다. 시스템은 또한, 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키기 위해 다수의 비트들을 인코딩하기 위한 수단, 이를테면, 도 1의 신호 발생 로직(130) 또는 도 1의 변조 로직(134), 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 다수의 비트들에 대응하는 심볼을 결정하기 위한 수단, 이를테면, 도 1의 신호 발생 로직(130) 또는 도 1의 변조 로직(134), 또는 다수의 비트들에 대응하는 심볼을 결정하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들을 포함할 수 있다. 시스템은 또한, 심볼에 기초하여 멀티-비트 신호의 위상 및 멀티-비트 신호의 듀티 사이클 중 적어도 하나를 변조하기 위한 수단, 이를테면, 도 1의 변조 로직(134), 심볼에 기초하여 멀티-비트 신호의 위상 및 멀티-비트 신호의 듀티 사이클 중 적어도 하나를 변조하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들을 포함할 수 있다. 시스템은 또한, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 멀티-비트 신호를 버스를 통해 송신하기 위한 수단, 이를테면, 도 1의 송신기(102) 또는 도 1의 변조 로직(134), 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 멀티-비트 신호를 버스를 통해 송신하도록 구성된 하나 또는 둘 이상의 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 제 1 클록 신호를 발생시키기 위한 수단, 이를테면, 도 1의 내부 클록(132), 제 1 클록 신호를 발생시키도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 동기화 신호를 발생시키기 위한 수단, 이를테면, 도 1의 동기화 로직(112), 동기화 신호를 발생시키도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 동기화 신호의 프로그램가능 지연을 결정하기 위한 수단, 이를테면, 도 1의 프로그램가능 지연 로직(114), 동기화 신호의 프로그램가능 지연을 결정하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다.
[0054] 시스템은 또한, 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신기로부터 멀티-비트 신호를 버스를 통해 수신하기 위한 수단, 이를테면, 도 1의 오버샘플러(152), 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신기로부터 멀티-비트 신호를 버스를 통해 수신하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 멀티-비트 신호를 샘플링하기 위한 수단, 이를테면, 도 1의 샘플링 로직(154), 멀티-비트 신호를 샘플링하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 멀티-비트 신호에 대응하는 심볼을 결정하기 위한 수단, 이를테면, 도 1의 디코딩 로직(160), 멀티-비트 신호에 대응하는 심볼을 결정하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 멀티-비트 신호에 의해 표현되는 다수의 비트들을 디코딩하기 위한 수단, 이를테면, 도 1의 디코딩 로직(158), 멀티-비트 신호에 의해 표현되는 다수의 비트들을 결정하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들에 다수의 비트들을 저장하기 위한 수단, 이를테면, 도 1의 캡쳐 플롭(162), 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들에 다수의 비트들을 저장하도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다. 시스템은 또한, 제 1 클록 신호를 발생시키기 위한 수단, 이를테면, 도 1의 내부 클록(156), 제 1 클록 신호를 발생시키도록 구성된 하나 또는 둘 이상의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 조합을 포함할 수 있다.
[0055] 앞서 개시된 디바이스들 및 기능성들은 컴퓨터 판독가능 매체들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등)로 설계되고 구성될 수 있다. 일부 또는 모든 이러한 파일들은 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러들에게 제공될 수 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하며, 이 반도체 웨이퍼들은 이후 반도체 다이로 절단되고 반도체 칩으로 패키지화된다. 칩들은 이후, 앞서 설명된 전자 디바이스들에서 사용된다. 도 7은 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 및 디코딩하도록 구성된 전자 디바이스들을 제조하는 제조 프로세스(700)의 특정한 예시적 실시예의 데이터 흐름도를 도시한다.
[0056] 물리적 디바이스 정보(702)는 제조 프로세스(700)에서, 이를테면, 리서치 컴퓨터(706)에서 수신된다. 물리적 디바이스 정보(702)는 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 표현하는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(702)는 물리적 파라미터들, 재료 특징들, 및 리서치 컴퓨터(706)에 커플링되는 사용자 인터페이스(704)를 통해 입력되는 구조 정보를 포함할 수 있다. 리서치 컴퓨터(706)는 메모리(710)와 같은 컴퓨터 판독가능 매체에 커플링되는 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(708)를 포함한다. 메모리(710)는 프로세서(708)로 하여금 물리적 디바이스 정보(702)를 파일 포맷에 따르도록 변환하여 라이브러리 파일(712)을 생성하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
[0057] 특정 실시예에서, 라이브러리 파일(712)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(712)은 전자 설계 자동화(EDA; electronic design automation) 도구(720)와 함께 사용하기 위해 제공되는, 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 포함하는 디바이스를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
[0058] 라이브러리 파일(712)은 메모리(718)에 커플링되는 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(716)를 포함하는 설계 컴퓨터(714)에서 EDA 도구(720)와 함께 사용될 수 있다. EDA 도구(720)는 설계 컴퓨터(714)의 사용자로 하여금 라이브러리 파일(712)의, 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 포함하는 회로를 설계하도록 하는 것을 가능하게 하기 위해 메모리(718)에 프로세서 실행가능 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(714)의 사용자는 설계 컴퓨터(714)에 커플링된 사용자 인터페이스(724)를 통해 회로 설계 정보(722)를 입력할 수 있다. 회로 설계 정보(722)는 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시하자면, 회로 설계 특성은 회로 설계에서 다른 엘리먼트들과의 관계들 및 특정 회로들의 식별, 포지셔닝 정보, 피쳐(feature) 크기 정보, 상호연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
[0059] 설계 컴퓨터(714)는 파일 포맷에 따르도록, 회로 설계 정보(722)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하자면, 파일 형성은 평면 기하학적 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSII; Graphic Data System) 파일 포맷과 같은 계층적 포맷인 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(714)는, 다른 회로들 또는 정보에 부가하여, 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 설명하는 정보를 포함하는 GDSII 파일(726)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 발생시키도록 구성될 수 있다. 예시하자면, 데이터 파일은, 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 포함하고, 시스템-온-칩(SOC) 내의 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 시스템-온-칩(SOC)에 대응하는 정보를 포함할 수 있다.
[0060] GDSII 파일(726)은, GDSII 파일(726) 내의 변환된 정보에 따라, 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 제조하기 위해 제조 프로세스(728)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표 마스크(732)로서 예시된, 포토리소그래피 프로세싱을 위해 사용될 마스크들과 같은 하나 또는 둘 이상의 마스크들을 생성하기 위해 마스크 제조자(730)에게 GDSII 파일(726)을 제공하는 단계를 포함할 수 있다. 마스크(732)는, 테스트되어 대표 다이(736)와 같은 다이들로 분리될 수 있는 하나 또는 둘 이상의 웨이퍼들(734)을 생성하기 위해 제조 프로세스 동안 사용될 수 있다. 다이(736)는 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 포함하는 디바이스를 포함하는 회로를 포함한다.
[0061] 다이(736)는 패키징 프로세스(738)에 제공될 수 있으며, 여기서 다이(736)가 대표 패키지(740) 내에 포함된다. 예를 들어, 패키지(740)는 시스템-인-패키지(SiP) 배열(arrangement)과 같은 다수의 다이들 또는 단일 다이(736)를 포함할 수 있다. 패키지(740)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 둘 이상의 표준들 또는 규격들에 따르도록 구성될 수 있다.
[0062] 패키지(740)에 관한 정보는, 이를테면, 컴퓨터(746)에 저장되는 컴포넌트 라이브러리를 통해, 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(746)는 메모리(750)에 커플링되는 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(748)를 포함할 수 있다. 인쇄 회로 기판(PCB; printed circuit board) 도구는 사용자 인터페이스(744)를 통해 컴퓨터(746)의 사용자로부터 수신되는 PCB 설계 정보(742)를 프로세싱하도록 메모리(750)에 프로세서 실행가능 명령들로서 저장될 수 있다. PCB 설계 정보(742)는 회로 기판 상에서 패키지화된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있으며, 패키지화된 반도체 디바이스는 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 포함하는 패키지(740)에 대응한다.
[0063] 컴퓨터(746)는 회로 기판 상에 패키지화된 반도체 디바이스의 물리적 포지셔닝 정보뿐만 아니라 트레이스들 및 비아들과 같은 전기적 연결들의 레이아웃을 포함하는 데이터를 가지는 GERBER 파일(752)과 같은 데이터 파일을 생성하기 위해 PCB 설계 정보(742)를 변환하도록 구성될 수 있으며, 패키지화된 반도체 디바이스는 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 포함하는 패키지(740)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수 있다.
[0064] GERBER 파일(752)은 보드 어셈블리 프로세스(754)에서 수신되어 GERBER 파일(752) 내에 저장된 설계 정보에 따라 제조되는 대표 PCB(756)와 같은 PCB들을 생성하기 위해 사용될 수 있다. 예를 들어, GERBER 파일(752)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위한 하나 또는 둘 이상의 머신들에 업로딩될 수 있다. PCB(756)는 대표 인쇄 회로 어셈블리(PCA; printed circuit assembly)(758)를 형성하기 위해 패키지(740)를 포함하는 전자 컴포넌트들로 파퓰레이팅(populate)될 수 있다.
[0065] PCA(758)는 제품 제조 프로세스(760)에서 수신되어 하나 또는 둘 이상의 전자 디바이스들, 이를테면, 제 1 대표 전자 디바이스(762) 및 제 2 대표 전자 디바이스(764) 내에 통합될 수 있다. 예시적인 비제한적 예로서, 제 1 대표 전자 디바이스(762), 제 2 대표 전자 디바이스(764), 또는 양쪽 모두는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있으며, 이들에 도 1의 송신기(102), 도 1의 수신기(150), 및/또는 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상이 통합된다. 다른 예시적인 비제한적 예로서, 전자 디바이스들(762 및 764) 중 하나 또는 둘 이상은 모바일 전화들과 같은 원격 유닛들, 핸드-헬드 개인용 통신 시스템(PCS) 유닛들, 개인 데이터 어시스턴트들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 인에이블형 디바이스들, 내비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙(retrieve)하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 7이 본원의 교시들에 따르는 원격 유닛들을 예시하지만, 본원은 이러한 예시된 유닛들로 제한되지 않는다. 본원의 실시예들은, 온-칩 회로소자 및 메모리를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
[0066] 도 1의 송신기(102), 도 1의 수신기(150), 도 3의 테이블들(300, 320, 340) 중 하나 또는 둘 이상, 또는 이들의 임의의 조합을 포함하는 디바이스는, 예시적인 프로세스(700)에서 설명된 바와 같이 제조되고 프로세싱되고, 그리고 전자 디바이스 내에 포함될 수 있다. 도 1 내지 도 6과 관련하여 개시된 실시예들의 하나 또는 둘 이상의 양상들은 다양한 프로세싱 스테이지들에서, 이를테면, 라이브러리 파일(712), GDSII 파일(726), 및 GERBER 파일(752) 내에 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(706)의 메모리(710), 설계 컴퓨터(714)의 메모리(718), 컴퓨터(746)의 메모리(750), 다양한 스테이지들에서, 이를테면, 기판 어셈블리 프로세스(754)에서 사용되는 하나 또는 둘 이상의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장될 수 있고, 또한, 하나 또는 둘 이상의 다른 물리적 실시예들, 이를테면, 마스크(732), 다이(736), 패키지(740), PCA(758), 프로토타입 회로들 또는 디바이스들(도시되지 않음)과 같은 다른 제품들, 또는 이들의 임의의 조합에 포함될 수 있다. 물리적 디바이스 설계에서 최종 제품까지의 다양한 대표적인 생산 스테이지들이 도시되지만, 다른 실시예들에서는 더 적은 스테이지들이 사용될 수 있거나 또는 부가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(700)는 단일 엔티티에 의해, 또는 프로세스(700)의 다양한 스테이지들을 수행하는 하나 또는 둘 이상의 엔티티들에 의해 수행될 수 있다.
[0067] 당업자들은 본 명세서에서 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이들 모두의 조합들로서 구현될 수 있음을 추가로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들이 이들의 기능성의 관점에서 일반적으로 전술되었다. 이러한 기능성이 하드웨어로 구현될지 또는 프로세서 실행가능 명령들로서 구현될지는 특정 애플리케이션 및 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들은 본원의 범주로부터의 이탈을 야기하는 것으로서 해석되지 않아야 한다.
[0068] 본 명세서에서 개시된 실시예들과 관련하여 설명된 알고리즘 또는 방법의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이들 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그램가능 판독-전용 메모리(PROM), 소거가능 프로그램가능 판독-전용 메모리(EPROM), 전기적 소거가능 프로그램가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 착탈식 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 당해 기술분야에 공지된 임의의 다른 형태의 비-일시적 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서와 일체화될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말 내에서 이산 컴포넌트들로서 상주할 수 있다.
[0069] 개시된 실시예들의 이전 설명은 당업자가 개시된 실시예들을 실시 또는 사용하는 것을 가능하게 하기 위해 제공된다. 이러한 실시예들에 대한 다양한 수정들은 당업자에게 용이하게 명백할 것이며, 본 명세서에서 정의된 원리들은 본원의 범주로부터 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본원은 본 명세서에서 도시된 실시예들로 제한되도록 의도되는 것이 아니라 후속하는 청구항들에 의해 정의되는 원리들 및 신규한 특징들과 부합하는 가능한 가장 넓은 범주에 따르도록 의도된다.

Claims (36)

  1. 방법으로서,
    송신될 다수의 비트들(multiple bits)을 수신하는 단계;
    상기 다수의 비트들을 표현하는 멀티-비트 신호(multi-bit signal)를 발생시키기 위해 상기 다수의 비트들을 인코딩하는 단계; 및
    동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 상기 멀티-비트 신호를 버스를 통해 송신하는 단계
    를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 멀티-비트 신호는 위상 변조 및 듀티 사이클 변조 중 적어도 하나를 수행함으로써 발생되는,
    방법.
  3. 제 1 항에 있어서,
    상기 다수의 비트들에 대응하는 심볼을 결정하는 단계
    를 더 포함하고,
    상기 멀티-비트 신호는 상기 심볼에 기초하여 인코딩되는,
    방법.
  4. 제 3 항에 있어서,
    상기 심볼에 기초하여 상기 멀티-비트 신호의 위상 및 상기 멀티-비트 신호의 듀티 사이클 중 적어도 하나를 변조하는 단계
    를 더 포함하고, 그리고
    상기 멀티-비트 신호는 상기 시간 기간 동안 최대 두번의 트랜지션(transition)들을 포함하는,
    방법.
  5. 제 4 항에 있어서,
    상기 멀티-비트 신호의 변조를 수행하도록 구성된 회로소자가 제 1 클록 신호에 응답하고,
    상기 제 1 클록 신호는 내부 클록에 의해 발생되고, 그리고
    상기 동기화 신호는 상기 내부 클록과 상이한 제 2 클록에 기초하여 발생되는,
    방법.
  6. 제 5 항에 있어서,
    상기 내부 클록은 링 발진기(ring oscillator)를 포함하는,
    방법.
  7. 제 1 항에 있어서,
    상기 다수의 비트들은 프로세서에서 수신되고, 그리고
    상기 프로세서는 상기 버스를 통해 메모리 디바이스에 커플링되는,
    방법.
  8. 제 7 항에 있어서,
    상기 메모리 디바이스는 DDR(double data rate) SDRAM(synchronous dynamic random access memory)을 포함하는,
    방법.
  9. 장치로서,
    송신될 다수의 비트들을 수신하도록 구성된 입력 인터페이스; 및
    신호 발생 로직
    을 포함하고,
    상기 신호 발생 로직은,
    상기 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키기 위해 상기 다수의 비트들을 인코딩하도록, 그리고
    동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 상기 멀티-비트 신호를 버스를 통해 송신하도록 구성되는,
    장치.
  10. 제 9 항에 있어서,
    상기 멀티-비트 신호는 위상 변조 및 듀티 사이클 변조 중 적어도 하나를 수행함으로써 발생되는,
    장치.
  11. 제 9 항에 있어서,
    상기 신호 발생 로직은 추가로, 상기 다수의 비트들에 대응하는 심볼을 결정하도록 구성되고,
    상기 신호 발생 로직은 상기 심볼에 기초하여 상기 멀티-비트 신호를 인코딩하는,
    장치.
  12. 제 11 항에 있어서,
    상기 신호 발생 로직은, 상기 심볼에 기초하여 상기 멀티-비트 신호의 위상 및 상기 멀티-비트 신호의 듀티 사이클 중 적어도 하나를 변조하도록 구성된 변조 로직을 더 포함하고, 그리고
    상기 멀티-비트 신호는 상기 시간 기간 동안 최대 두번의 트랜지션들을 포함하는,
    장치.
  13. 제 12 항에 있어서,
    상기 신호 발생 로직은, 제 1 클록 신호를 발생시키도록 구성된 제 1 클록을 더 포함하고,
    상기 변조 로직은 상기 멀티-비트 신호의 변조 동안 상기 제 1 클록 신호에 응답하고, 그리고
    상기 동기화 신호는 상기 제 1 클록과 상이한 시스템 클록으로부터 수신된 제 2 클록 신호에 기초하여 발생되는,
    장치.
  14. 제 13 항에 있어서,
    상기 제 1 클록은 링 발진기를 포함하는,
    장치.
  15. 제 13 항에 있어서,
    적어도 하나의 반도체 다이에 통합되는,
    장치.
  16. 제 15 항에 있어서,
    상기 적어도 하나의 반도체 다이가 통합되는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로부터 선택된 디바이스
    를 더 포함하는,
    장치.
  17. 제 9 항에 있어서,
    상기 입력 인터페이스는 프로세서에 커플링되고, 그리고
    상기 신호 발생 로직은 상기 버스를 통해 메모리 디바이스에 커플링되는,
    장치.
  18. 제 17 항에 있어서,
    상기 메모리 디바이스는 DDR(double data rate) SDRAM(synchronous dynamic random access memory)을 포함하는,
    장치.
  19. 명령들을 포함하는 컴퓨터-판독가능 저장 디바이스로서,
    상기 명령들은 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
    동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신기로부터 버스를 통해 멀티-비트 신호를 수신하게 하고,
    상기 멀티-비트 신호에 의해 표현되는 다수의 비트들을 디코딩하게 하고, 그리고
    상기 다수의 비트들을 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들을 저장하게 하는,
    컴퓨터-판독가능 저장 디바이스.
  20. 제 19 항에 있어서,
    상기 다수의 비트들은 상기 멀티-비트 신호를 샘플링함으로써 디코딩되는,
    컴퓨터-판독가능 저장 디바이스.
  21. 제 19 항에 있어서,
    상기 다수의 비트들을 디코딩하는 것은, 상기 멀티-비트 신호에 대응하는 심볼을 결정하는 것을 더 포함하는,
    컴퓨터-판독가능 저장 디바이스.
  22. 제 21 항에 있어서,
    상기 프로세서에 의해 실행될 때, 상기 프로세서로 하여금, 상기 멀티-비트 신호를 샘플링하게 하는 명령들
    을 더 포함하고,
    상기 심볼은 상기 멀티-비트 신호의 샘플링에 기초하여 결정되는,
    컴퓨터-판독가능 저장 디바이스.
  23. 제 22 항에 있어서,
    상기 프로세서에 의해 실행될 때, 상기 프로세서로 하여금, 제 1 클록 신호를 발생시키게 하는 명령들
    을 더 포함하고,
    상기 멀티-비트 신호는 상기 제 1 클록 신호에 대응하는 주파수로 샘플링되고, 그리고
    상기 동기화 신호의 사이클의 절반에 대응하는 시간 기간은 상기 제 1 클록 신호와 상이한 제 2 클록 신호에 기초하여 결정되는,
    컴퓨터-판독가능 저장 디바이스.
  24. 제 23 항에 있어서,
    상기 제 2 클록 신호는 동기화 신호에 대응하고,
    상기 제 1 클록 신호는 상기 제 2 클록 신호의 제 2 주파수보다 더 높은 제 1 주파수를 갖는,
    컴퓨터-판독가능 저장 디바이스.
  25. 제 19 항에 있어서,
    상기 멀티-비트 신호는 메모리 디바이스에서 수신되고, 그리고
    상기 메모리 디바이스는 상기 버스를 통해 프로세서에 커플링되는,
    컴퓨터-판독가능 저장 디바이스.
  26. 제 25 항에 있어서,
    상기 메모리 디바이스는 DDR(double data rate) SDRAM(synchronous dynamic random access memory)을 포함하는,
    컴퓨터-판독가능 저장 디바이스.
  27. 장치로서,
    송신될 다수의 비트들을 수신하기 위한 수단;
    상기 다수의 비트들을 표현하는 멀티-비트 신호를 발생시키기 위해 상기 다수의 비트들을 인코딩하기 위한 수단; 및
    동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 상기 멀티-비트 신호를 버스를 통해 송신하기 위한 수단
    을 포함하는,
    장치.
  28. 제 27 항에 있어서,
    상기 다수의 비트들에 대응하는 심볼을 결정하기 위한 수단
    을 더 포함하고,
    상기 인코딩하기 위한 수단은 상기 심볼에 기초하여 상기 멀티-비트 신호를 발생시키는,
    장치.
  29. 제 28 항에 있어서,
    상기 심볼에 기초하여 상기 멀티-비트 신호의 위상 및 상기 멀티-비트 신호의 듀티 사이클 중 적어도 하나를 변조하기 위한 수단
    을 더 포함하고,
    상기 멀티-비트 신호는 상기 시간 기간 동안 최대 두번의 트랜지션들을 포함하는,
    장치.
  30. 제 29 항에 있어서,
    제 1 클록 신호를 발생시키기 위한 수단
    을 더 포함하고,
    상기 변조하기 위한 수단은 상기 멀티-비트 신호의 변조 동안 상기 제 1 클록 신호에 응답하고, 그리고
    상기 동기화 신호는 상기 제 1 클록과 상이한 제 2 클록 신호에 기초하여 발생되는,
    장치.
  31. 제 30 항에 있어서,
    상기 제 1 클록 신호를 발생시키기 위한 수단은 링 발진기를 포함하는,
    장치.
  32. 제 27 항에 있어서,
    상기 수신하기 위한 수단은 프로세서에 커플링되고, 그리고
    상기 송신하기 위한 수단은 상기 버스를 통해 메모리 디바이스에 커플링되고,
    상기 메모리 디바이스는 DDR(double data rate) SDRAM(synchronous dynamic random access memory)을 포함하는,
    장치.
  33. 방법으로서,
    동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 송신기로부터 버스를 통해 멀티-비트 신호를 수신하기 위한 제 1 단계;
    상기 멀티-비트 신호에 의해 표현되는 다수의 비트들을 디코딩하기 위한 제 2 단계; 및
    상기 동기화 신호에 기초하여 메모리 디바이스의 하나 또는 둘 이상의 저장 엘리먼트들에 상기 다수의 비트들을 저장하기 위한 제 3 단계
    를 포함하는,
    방법.
  34. 방법으로서,
    반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계
    를 포함하고,
    상기 반도체 디바이스는 동기화 신호의 사이클의 절반에 대응하는 시간 기간 동안 다수의 비트들을 표현하는 멀티-비트 신호를 인코딩 또는 디코딩하는 회로소자를 포함하는,
    방법.
  35. 제 34 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 포함하는,
    방법.
  36. 제 34 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 포함하는,
    방법.
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