CN1509033A - 低功率的调制 - Google Patents

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Abstract

进行低功率调制，它是一种能够使用具有可变共模电压的差分电压和使用两个电压基准来传输至少两个比特位信息，并且抑止了共模电压的调制方案。

Description

低功率的调制
                          背景技术
诸如计算机等数字电子系统都必须在它们各元器件之间以越来越高的速率来传输数据，以利于它们的各个元器件能以更高的速度工作。例如，计算机可以包括一个或多个以吉赫兹(GHz)或更高频率工作的处理器。这些处理器的数据吞吐量以一个明显的富余程度超过常规系统的数据传递带宽。
通信信道的数字带宽(BW)的表示式为：
BW＝FsNs
式中，Fs是在信道中传输码元的频率，Ns是在每个时钟周期每个码元所能传输的位数(“码元密度”)。信道是指通信的基本单元，例如，在单端信令中的电路板迹线或者在差分信令中的两个互补的迹线。
提供BW的一般策略一直是集中在增加参数Fs和Ns中的一个或两个。然而，这些参数是不能无限制增加的。例如，在信号的波长变得可与总线的尺寸相比拟的频率上，传输线总线的迹线类似于传输线。
在这种频率的范围中，总线的电气性能就必须小心地来处理。这在标准的多点总线系统中是特别重要的，这样的系统包括了三个或更多个的器件，这些器件又都是通过并联的短线与各个总线迹线相互电气连接。
BW参数之间的相互作用，特别是在高频下的相互作用，也产生了实际BW的限制。例如，与高频信令有关的较高的自感应噪声就限制了能分解该信号的可靠性。这也就限制了采用更高码元密度的可能性。
在一些数字系统中采用调制技术来进行各个传输码元中的多个位的编码，从而提高Ns。适用于任何一种调制方案的可分辨码元的个数是以该调制方案每个周期中可编码的位数成幂增加。这些技术的使用较多的限制了单点对单点的通讯系统，特别是采用高信令频率的通讯系统。因为它们具有较高的数据密度，因此，只能在相对较低的噪声环境下才能可靠地分解所编码的码元。传输线效应限制了在高频通信中的调制应用，特别是在多点环境中的使用。
                         附图说明
图1是说明一个电磁耦合总线系统的方框图。
图2是说明一个表示多位数据的码元的示意图。
图3-6是说明可以用于调制的码元的示意图。
图7A-7D显示了电磁耦合的示意表示。
图8A和8B是一个接口的方框图。
图9是一个收发器模块的方框图。
图10A-10D是用于发射器的各种部件的电路图。
图11A-11E表示在一个电磁耦合总线系统的各数据发送级上的信号。
图12A-12E接收模块的各种部件的电路图。
图13是校验电路的框图。
                        具体实施方式
所采用的调制方案是使用不同的差分电压来传输信息位。一般来说，用于编码n位的幅度调制(AM)数据的电压电平的数量为2n，如，编码一个位需要两个电压电平，要编码两个位就需要四个电压电平，等等。典型的是，可变化的差分电压是采用不同的电压源来产生的，同时将共模电压保持在某个固定的电平上。然而，允许改变共模电压来使得能够用更少的电源电压来产生若干差分电压。例如，产生具有固定共模的一伏和两伏的差分电压是指将差分对驱动至+1/2和-1/2伏或+1和-1伏。这四个电压基准也可以减少到只有两个(即，+1和-1伏)，只要在该对的两个部分上±1/2的信号可以采用1伏和地电位来取代。
在以下所讨论的实例假设中可以采用这类调制。
图1是说明一个多点总线系统200实施例的示意图。信号通过电磁耦合器240(1)电磁传输在，例如，器件220(2)与总线210之间。在以下的讨论的中，电磁耦合是指通过与信号有关的电场或磁场来转换信号的能量。一般来说，通过电磁耦合器240所转换的信号被差分。例如，在电磁耦合器240总线侧244上的正信号脉冲260可以变成为在电磁耦合器240器件侧242上的正/负变换的脉冲270。选择在系统200中所采用的调制方案，以容纳与电磁耦合器240有关的幅度衰减和信号差分，而不会降低通信信道的可靠性。
在示范的实施例中，多点总线系统200包括：一个计算机系统和对应于各种系统部件的器件220，例如，处理器、存储模块、系统逻辑以及其它等等。
在以下的讨论中，为了说明的目的，使用了各种时域调制方案。同样，也可以使用其它时域调制方案，例如，波形调制(改变脉冲中的边沿的个数)；窄带和宽带频域调制方案，例如，频率调制、相位调制和扩频；或者时域和频域调制方案的组合(与高频正弦波相重叠的脉冲)。
图2是信号410的示意图，它说明了在Fs、Ns和用于将多个数据位编码进码元的各种调制方案之间的相互影响。信号410包括了在码元周期(Fs -1)中所传输的调制码元420。为了说明的目的，显示了可编码的码元420中的5位数据(Ns＝5)的相位、脉冲宽度、上升时间以及幅度调制的方案。可以单独或组合地使用上述及其它调制方案，以增加特定系统的带宽。调制方案的选择可以考虑位的间隔(见下文)、噪声源以及可应用于被考虑的各种调制方案电路限制，和适用于所给定频率的码元周期。
在以下的讨论中，“脉冲”是指具有上升边沿和下降边沿的信号波形。对基于脉冲的信令来说，可以在，例如，其边沿的位置上、边沿的形状(斜率)和在边沿对之间的信号幅度上编码信息。也可以实现其它信号波形，例如，基于边沿的信令和各类幅度、相位，或者频率调制的周期性波形。以下的讨论主要集中于基于脉冲的信令调制方案，但是类似于以下所讨论的针对基于脉冲信令的特性也可以适用于其它信号波形，以选择一个适当的调制方案。
对于信号410来说，第一个比特位的数值(0或1)可以由码元周期中所发生的码元420的前沿位置(p0或p1)来表示(相位调制或PM)。第二和第三位的数值可以由具有4个可能宽度(w0，w1，w2，w3)中的哪一个来表示(脉冲宽度调制或PWM)。第四位可以由下降边沿是具有大的(rt0)还是小的(rt1)斜率来表示(上升时间调制或RTM)，第五位的数值可以由脉冲的幅度是正还是负(a0或a1)来表示(幅度调制或AM)。实线表示了码元420的实际状态，而虚线则表示了所讨论编码方案的其它有效的状态。在码元周期中所表示的门脉冲提供了上升和下降边沿位置可以与之进行比较的参考时间。由上述讨论的调制方案所编码的位数只仅仅是用于说明的目的。此外，RTM可以适用于码元420的上升和/或下降边沿，而AM可以码元420的幅度和/或符号来编码元。
PM，PWM和RTM是时域调制方案的实例。各种时域调制方案都可以在一个码元周期中所发生的一个或多个事件的时间点处来编码一个或多个位，例如，上升边沿或者在下降边沿之后的一个上升边沿。也就是说，不同位的状态可以采用不同的事件时间或在码元周期中的事件时间之间的差异来表示。与各个时域调制方案有关的位间隔表示了可靠区分方案的不同位状态所必需的最小时间。适用于特定系统所选择的调制方案，以及由所选择调制方案表示的位数可以部分由候选调制方案的位间隔和能够有效容纳它们的时间(即，码元周期)来确定。
在图2中，t1表示了在相位调制方案中区分p0和p1所需的最小时间。在码元周期中有一个长度t1位间隔，以允许脉冲的边沿能可靠地分配到p0和p1。t1的数值取决于会干扰相位测量的噪声和电路限制。例如，如果由时钟脉冲来提供门脉冲，则时钟的抖动会使得门脉冲的位置(时间)不确定，这就会增加可靠区分p0和p1所需的最小间隔。
同样，在码元周期中有一个长度t3位间隔，以可靠区分两个状态(rt0，rt1)。t3的大小是由与上升时间测量有关的噪声和电路限制所确定的。例如，上升时间通过耦合器240会产生差分。因此，t3必须足够的长，以允许第二种引申的测量。
在码元周期中有三个长度为t2的位间隔，以可靠区分四个状态(w0，w1，w2，w3)。t2的大小是由与脉冲宽度测量有关的噪声和电路限制所确定的。如果相对于时钟门脉冲确定脉冲宽度，则要考虑与时钟的抖动有关的因素。如果相对于脉冲前沿确定脉冲宽度，则要考虑诸如在前沿和后沿测量之间的电源电压变化等因素。
一般来说，在具有一个位间隔ti的时域调制方案(i)中，编码n位数值所需的时间为(2n-1)ti。如果从噪声或电路等原因考虑采用了不均匀的位间隔，则调制方案所占用的总的时间是它所有位间隔之和。当采用了多种时域调制方案时，码元的周期应该足够长，使之能够容纳∑(2n(i)-1)ti，再加上任意其它的时间冗余。这里，总和是在所使用的所有时域调制方案上进行的。在上述的实例中，码元的周期应该容纳t1+t2+3t3，再加上任意其它冗余或定时。这些可以包括由信道的带宽、残余噪声等所需要的最小脉冲宽度。
使用多个编码方案减小了对码元时间的约束。例如，仅使用脉冲宽度调制来编码五位需要至少31·t2。如果t2足够大，则使用单个编码方案可能就需要比其它情况下所需码元周期更大的码元周期(更低的码元频率)。
最小分辨率的时间也可与幅度调制有关。不同于时域调制方案，幅度调制以基本上正交于边沿位置的脉冲性能来编码数据。于是，就不再需要直接附加到码元周期所容纳的总的位间隔。例如，幅度调制使用了电压电平的符号或幅值来编码数据。
然而，差分调制方案并不是完全正交的。在上述的实例中，两个幅度状态编码一个位，并且与该间隔有关的最小时间可以由，例如，监测电路对具有幅值(A)的电压的响应时间来确定。脉冲宽度应该足够长，以至少能确定A的符号。同样，具有上升时间状态tr1和宽度状态w3特性的码元会与具有相位状态p0特性的下一个码元相互影响。于是，在选择调制方案时，就必须考虑噪声和电路限制(在位间隔中的部分总结了)，调制方案的相互依赖关系以及各种其它因素。
图3显示了第一个差分脉冲码元100和第二个差分脉冲码元102，作为可以用于编码幅度调制的一个位的示例性码元(波形对)。给定电源电压为A和-A，则第一码元100可以具有2A的差分电压电平，而第二码元102可以具有-2A的差分电压电平。对于这些码元来说，共模电压等于零。
图4显示了第三差分脉冲码元104和第四差分脉冲码元105，作为可以用于编码幅度调制的一个位的示例性码元。第三码元104具有2B的差分电压电平，其中在该实例中B等于A的一半，而第四码元106具有-2B的差分电压电平。第三码元104和第四码元106的共模电压等于零。
图3中的码元(如，100和102)可以结合图4中的码元(如，104和106)用于编码幅度调制的两个位。在该实例中，两个高度组之间的比例为2(图3中的±A的电压电平和图4中的±B的电压电平)，就信噪比而言，这可以优化地分配有效电压范围。也可以使用其它比例。如果主电源电压所产生的A电压电平可适用于电路进行幅度调制，则可以从相同的电源中产生B电压电平，或者它们需要通过附加电源、片内生成或者其它方式来得到的一个B电源电压产生或供给电路。
图5显示了第五差分脉冲码元108和第六差分脉冲码元110，作为可以用于替代码元104(见图4)所使用的等效差分电压的示例性码元，只要A等于2B，虽然变化了共模电压。
在图5中的电压对验证了：编码数据所使用的码元在调制中并不需要所有的电压电平都是相等的或是相反的。例如，一个电压对，码元104，可以具有相等的和相反的电压电平，B和-B，并且具有零共模电压和A的差分电压。另一等效的电压对，码元108和110，它们具有非零的共模电压(分别为B和-B)以及A的差分电压。
图6显示了第七差分脉冲码元112和第八差分脉冲码元114，作为用于替代码元106(也见图4)的示例性码元，这类似于图5所讨论的替代。
图5和图6显示了具有非零共模电压的码元，它们可以结合起来用于编码幅度调制的一个位，或者与其它码元对一起来编码幅度调制的两个位。在图5和图6中的码元的差分电压等于A(2B)。
在图5和图6中的电压电平可以由A和-A的电压电源提供或产生。于是，通过使用，例如，图3的第一和第二码元100和102采用一个导体连接A和另一个导体连接-A，图5的第五和第六码元108和110采用一个导体连接A和另一个连接着零，以及第七和第八码元112和114也类似，两个电压电源可以用于编码幅度调制的两个位。
在图3至6的实例中使用了脉冲信令。在幅度调制中和在其它类型的调制中也可以使用其它类型的信令，例如，边沿和电平的信令。
当电压对具有非零和/或变化的共模电压时，可以使用共模抑止技术来避免混淆电压电平的接收器，如，差分接收器，比较器，放大器，等等。进行调制的系统可以任意适合于系统和能在系统中工作的任何方式来使用任何共模抑止技术。
当电压对具有非零共模电压时，码元可以具有非平衡的电流要求。例如，在图5和图6中的码元108和110分别同时从正的电源电压A中汲取电流，但并没有将电流输入到地或-A。在多级信令对中可以使用电流平衡的方法，以减轻同时切换电源噪声。
在一个将非零共模码元应用于总线环境进行幅度调制的实例中，如果所选择的各个输出都表示成相互偏置的，则总的电流要求就可以平衡。例如，如果32宽的总线的所有32个输出都需要在相同周期中输出图5所示的等效码元108或110，则可以选择十六个输出来驱动码元108以及十六个输出来驱动码元110，以此来获得平衡的电流使用。可以通过改变图5和图6中所有发送码元的输出的电流使用来实现这一平衡。与单端信号相似，这一电流平衡不需要额外的位，在接收器上就不需要额外的解码逻辑(如果接收器的共模抑止自动进行解码)，以及在进行该变换的发送器上只需要很少的逻辑(与单端平衡技术相比)。如果进行多种调制(例如，幅度调制，相位调制，脉冲宽度调制，上升时间调制，等等中的两种或多种)，则在相位、宽度和上升时间选择等各项中分别进行所需的电流平衡，否则电流平衡将只是在一个时钟周期上是平均值而不再是相位移动等等的瞬时值。
在使用图1所示多点总线系统的实例中，电磁耦合器240具有使它们的耦合系数的受到器件侧部件242和总线侧部件244的相对位置的影响更小的几何形状。这些几何形状允许平衡耦合器240能将它们的耦合系数保持在所选择的范围内，而不管分别与器件和总线侧部件242和244的水平或垂直方向上的分离变化。此外，采用稳定的耦合系数，可以减小共模电压转换成差分噪声，并且也可以在难以抑止的非零共模电压的电路中减小差分信令差分噪声的负面影响(如果有的话)。
图7A表示了一个平衡电磁耦合器240的实例300，它具有能够在器件220和总线210之间提供相对稳定耦合的几何形状。耦合器300是在相对于1所示的坐标系统中从负的z方向来看的视图(部分由图7A来重新表示)。从这个方向来看，总线侧的部件320呈现在电磁耦合器300的器件侧部件330的上面。总线和器件侧的部件320，330的几何形状允许通过耦合器300所转换的能量相对较小地受到总线和器件侧的部件320，330的相对对准的影响。
对于耦合器300来说，总线侧的部件320在它端点所定义的纵向方向(沿着Y轴)上波动，以形成“之”字形图形。总线侧的部件320包括四个纵向方向在正负X方向上变化的偏置范围。所披露的纵向方向的变化偏置范围的数量、大小和角度只是用于提供几何形状的说明。它们的数值是可以变化的，以满足特殊实施例的约束条件。器件侧的部件330具有与总线侧的部件320互补的类似“之”字形图形。
重复的交叉形成了耦合器300的并行板的区域340(1)-340(4)(统称为，“并行板区域340”)和边缘区域350(1)-350(4)(统称为，“边缘区域350”)。它们分别对耦合器300耦合系数提供不同的影响，这减轻了在各部件320和330相对对准中的变化效应。例如，板区域340的大小不会有明显的变化，只要部件320和330在x和y平面上能稍微偏离它们的参考位置，而边缘区域350的大小可以变化，使得当各部件320和330在x和y平面上偏离它们的参考位置时，相邻区域中的变换大约地相互偏置。在耦合器300的实例中，S为0.125cm，δ＝35°，W为5密尔，因为各部件320和330在x和/或y方向上偏离它们正常对准位置±8密尔，Kc仅仅变化±2％。
也在耦合器300中减轻了在各部件320和330之间垂直分离中的变化效应。在并行板区域340中的耦合与分离(z)成反比变化，而在边缘区域350中变化随着分离更慢地变化。节点效应随着耦合器300在z上的变化而减小。采用这种耦合器几何尺寸的选择，在耦合器分离(z)中±30％的变化会使得容性耦合系数的变化小于±15％。这与基于并行板的耦合器的几何尺寸进行比较，将显示出在导体分离的相同范围内+40％/-30％的变化。
在耦合器300的实例中，各部件320和330具有圆角，以为沿着这两个部件传输的信号提供相对均衡的阻抗环境。出于同样的原因，部件320和330具有相对均匀的横截部分。总的来说，耦合器300在器件220和总线210之间提供了健壮的信号传输，而不会在这两种环境下引入明显的阻抗变化。
图7B说明了平衡电磁耦合器240的另一实例304。在该实例中，一个部件324保持着波动或“之”字形几何形状，它类似于上述对部件320的讨论，同时第二部件334具有基本直线的几何形状。部件334可以形成耦合器304的总线侧或器件侧，而部件324可形成其另一侧。耦合器304包括并行板区域344和边缘区域354，尽管后者小于在耦合器300中的边缘区域350。从而，耦合器304可以比耦合器300对部件324和334的相对位置的变化更加敏感。
图7C说明了另一个平衡电磁耦合器240的实例308。对该实施例来说，一个部件328窄于第二部件338，以提供并行板区域348和边缘区域358。
图7D说明了多点总线系统360与耦合器300结合的部分。总线迹线380包括多个总线多个总线侧的部件320，它沿着其长度方向间隔开。对应的器件370通过它们各自对应的器件侧的部件330与总线迹线380相耦合。旋转显示了部件320和330，以表示其几何形状。耦合器300的实施例可以包括在部件320，330之间所选择的介质材料，以便于定位或调整其耦合系数。
并行板耦合器也容易产生噪声问题，只要它们是以差分信令方案来实施的且互补信号是在一对总线迹线上被驱动的。对于这些的系统，一对耦合器向器件中的差分接收器发送互补的信号。并行板耦合器对它们部件位置变化的灵敏度增加了耦合器对具有失配耦合系数的可能性。这就产生了差分噪声，它会破坏差分信号的优越性。此外，除非耦合器相互分开地足够远(增加需要支撑它们的电路板区域)，互补信号将交叉耦合，使得信噪比受损。
这类差分噪声的效应可以通过一起移动耦合器对的方式来减小，如，保持该对的两边紧密匹配。例如，可以选择电磁耦合器240的几何形状(见图1)来使得这些所选择的耦合系数能相对于总线和器件侧耦合部件242和244各自的相对位置的变化而维持不变。
图8A是一个接口230实施例的方框图，它可适用于处理器件220(2)-220(m)的多位码元。例如，接口500可以被用来将从例如器件220(2)来的输出比特位编码进一个相应的码元中，以在总线210上进行发送，并可以被用来将在总线210上接收到的一个码元解码成输入比特位，以供器件220(2)使用。
实例接口230包括收发器510和校准电路520。图8A中还显示了电磁耦合器240的器件侧部件242，它向收发器510提供转换的波形。例如，该转换的波形可以是通过发送脉冲420在电磁耦合器240两端所产生的差分波形。器件侧部件242是为各个信道所提供的，例如，总线迹线，在该总线迹线上接口230进行通信。所表示的第二器件侧部件242’适用于采用差分信号的情况。
收发器510包括接收器530和发送器540。接收器530恢复在电磁耦合器240的器件侧部件242上的转换波形中编码的位，并且向与接口230有关的器件提供所恢复的位。接收器530的实施例可以包括一个放大器，以偏置通过电磁耦合器240的信号发送能量衰减。发送器540将相关器件所提供的数据位编码成码元并且驱动码元进入到电磁耦合器240的器件侧242上。
校准电路520管理各种可以影响收发器510性能的参数。对于一个接口230的实施例来说，校准电路520可以用于根据工艺、温度、电压和其它等等的变化来调整在收发器510中的终端阻抗、放大器增益或者信号延迟。
图8B是一个接口230实施例504的方框图，它可适用于直接连接通信信道的器件能处理编码的码元。例如，在系统200(图1)，器件220(1)可以表示一个计算机系统的系统逻辑或芯片集，它可以直接连接着存储器总线(210)；而器件220(2)-220(m)可以表示适用于计算机系统的存储模块。因此，提供了适用于各个信道或迹线的DC连接506，在信道或迹线上接口504进行通信。第二DC连接506’(各个信道)表示着采用差分信号的情况。接口504可以包括时钟同步电路560，来考虑从不同器件220(2)-220(m)和本地时钟转发信号中的时序差。
图9是说明一个收发器510实施例600的方框图，它可适用于处理波形，在该波形中使用了相位、脉冲宽度和/或幅度调制来编码数据位，并且由时钟信号提供门脉冲。收发器600支持差分信令，正如由数据点602，604所表示的，并且它可以通过控制信号608从诸如校准电路520接收校准信号。
在示例的收发器510中，发送器540包括了一个相位调制器640，一个脉冲宽度调制器630，一个幅度调制器620和一个输出缓冲器610。输出缓冲器610分别向数据点602，604提供了反相和同相的输出，以提供差分信令。向相位调制器640提供时钟信号，以采用系统时钟来同步收发器510。所披露的调制器620，630和640的配置只是提供说明的目的。相应的调制方案可以不同顺序应用，或者并行使用两个和多个方案。
在该实例中的接收器530包括一个放大器650，一个幅度解调器660，一个相位解调器670，以及脉冲宽度解调器680。解调器660，670和680的顺序可以不同于所说明的。例如，各种解调器可以并行方式或者以不同于所说明的顺序方式对信号进行工作。
器件690(a)和690(b)(统称为，“器件690”)具有片内终端阻抗的作用，它可以在接口230接收的过程中工作。校准电路520可以在诸如工艺、温度和电压变化等方面提高器件690的有效性。对于收发器600来说，器件690是以一个N型器件来显示的，但是所要求的功能可以由串联或并联的多个N和/或P型器件来提供。校准电路520所提供的控制可以采用数字或模拟的形式，并且可以是条件使能输出。
图10A是一个发送器540和它的部件620，630，640的实施例的电路框图。也显示了门脉冲发送器790，它可以适用于产生门脉冲信号，该信号可通过总线210发送。对于该系统200来说，可以提供两个分离的门脉冲。一个门脉冲可以被提供用于器件220(1)向器件220(2)至220(m)的通信，而另一个门脉冲可以被提供用于器件220(2)至220(m)向220(1)的反向通信。
示例的发送器540调制时钟信号(CLK_PULSE)，以在每一个码元周期编码四个输出的位。在码元的相位中编码一个位(相位位)，在码元的宽度中编码两个位(宽度位)以及在码元的幅度中编码一个位(幅度位)。发送器540可以被用于在每个码元周期产生一个差分码元脉冲，而门脉冲发送器790可以用于在每个码元周期产生一个差分时钟脉冲。
相位调制器640包括MUX 710和延迟模块(DM)712。MUX 710通过DM 712接收延迟的CLK_PULSE信号以及从输入704接收未延迟的CLK_PULSE信号。MUX 710的控制输入响应于相位位的数值来发送CLK_PULSE的延迟或未延迟的第一边沿。一般来说，编码p个相位位的相位调制器640可以选择经过不同延迟的CLK PULSE的2p个信号中的一个信号。在该实例中，相位调制器640的输出表示了码元420的前沿边沿并且用作为宽度调制器630产生后沿边沿的时序基准。延迟匹配模块(DMB)714为宽度调制器630中的偏置电路提供延迟(例如，MUX 720的延迟)，它可能会对码元420的宽度产生不利的影响。DMB 714的输出是启动信号(START)，它提供给幅度调制器620，用于其它处理。
宽度调制器630包括DMs722，724，726，728和MUX 720，用于产生相对于第一边沿被延迟了由宽度位所表示数量的第二边沿。所延迟的第二边沿产生停止信号(STOP)，该信号输入到幅度调制器620，用于其它处理。在实例的发送器540中，施加给MUX 720控制输入的两个位选择了第二边沿的四个不同延迟中的一个延迟，并且在MUX 720的输出提供该信号。在经过DMs722，724，726和728之后MUX 720的输入a，b，c和d采样输入信号，即，第一边沿。如果宽度位指示输入c，例如，由MUX 720所输出的第二边沿被DM 722+DM 724+DM 726相对于第一边沿进行延迟。
幅度调制器620使用START和_STOP来产生具有分别由相位、宽度和幅度位所表示的第一边沿、宽度和极性的码元脉冲，并且在给定的码元周期中提供给发送器540。幅度调制器620包括开关740(a)和740(b)，它们根据幅度位的状态将START分别馈送至边沿—脉冲发生器(EPG)730(a)和730(b)。例如，开关740可以是，例如，与门。_STOP信号提供给EPGs 730(a)和730(b)(统称为，EPG 730)的第二输入。一旦接收到START，EPG 730就初始化码元脉冲，它可以中断STOP信号的接收。根据哪一个EPG 730在工作，就通过差分输出缓冲器610将正的或负的工作脉冲提供给发送器540的输出。
门脉冲发送器790包括DM 750和匹配逻辑模块780。DM 750延迟CLK_PULSE，以提供门脉冲信号，它适用于解析码元420的数据相位选择p0和p1。在示例的门脉冲发送器790中，DM 750将选通信号对称地定位在由p0和p1所表示的相位位状态之间(见图2)。例如，通过确定数据的前沿是在门脉冲之前还是之后到达，门脉冲可被，例如，接收器530用来解调相位。于是，门脉冲发送器790的DM 750对应于数据发送器540的相位调制器640。在DM750已经固定了相对位置之后，匹配逻辑模块780复制发送器540剩下的电路，使门脉冲的时序与数据保持一致。
一般来说，DM 750和匹配逻辑模块780为门脉冲在物理布局层面的数据信号上复制发送器540的操作。因此，该延迟的匹配对工艺、温度、电压等等的变化是稳定的。另外，从发送器540的输出，经过电路板的迹线，电磁耦合器240，在耦合器240的另一侧的迹线，直至在接收器件中接收器530输入的通信信道的其它部分可以在数据和门脉冲之间的延迟中进行匹配，以便于能保持着所选择的相对时序。然而，延迟的匹配仅仅是用于说明目的所讨论的实例。例如，如果信道的电路和其它部分并不能保持着与门脉冲延迟所匹配的数据，接收器可以校准门脉冲的相对时序或者甚至通过从适当编码的数据中恢复时序以补偿所缺乏的门脉冲。
图10B是一个可编程延迟模块(DM)770实施例的示意图。例如，一个或多个DM770可以用于示例发送器540的DM 712，722，724，726，728和750中的任何一个，以在START和STOP中引入可编程延迟。DM 770包括反相器772(a)和772(b)，它们分别通过第一和第二晶体管组774(a)、774(b)和776(a)、776(b)耦合到参考电压V1和V2。在一些实施例中，参考电压V1和V2可以是数字电源电压。可编程信号，p1-pj和n1-nk，分别施加在晶体管组774(a)、774(b)和776(a)、776(b)，它们改变反相器772(a)和772(b)所看到的电导率，并从而改变其速度。正如以下所详细讨论的，校准电路520可以用于选择可编程信号，p1-pi和n1-nk，以适用于反相器772(a)和772(b)。
图10C是EPG 730的一个实施例的示意图。所示例的EPG 730包括晶体管732，734和736以及反相器738。START信号驱动N型晶体管734的栅极。START的正向边沿表示了码元脉冲的起始。P和N型晶体管732和736的栅极分别由STOP驱动，对于图10A中的EPG 730(a)和730(b)，该_STOP信号是START经反相和延迟的信号。_STOP的反向边沿表示码元脉冲的结束。当STOP为高时，晶体管732截止，而晶体管736导通。START的正向边沿使晶体管734导通，将节点N下拉至低位并在EPG 730的输出产生码元脉冲的前沿边沿。STOP的后续负向边沿使晶体管736截止而晶体管732导通，并将节点N上拉为高位并中断码元脉冲。
对于所给定的码元脉冲来说，可以在所对应的_STOP被判定之前或之后删除掉START。例如，示例的发送器540是采用CLK_PULSE来定时的，并且可以采用窄的CLK_PULSE来获得更高码元密度。于是，START和_STOP的宽度是CLK_PULSE宽度的函数，而在START和_STOP之间的分离是宽度位的函数。START的结束和_STOP的起始的不同可能相对到达会对宽度位所产生的码元420调制产生不利的影响。特别是，当_STOP的负向边沿中断码元脉冲时，晶体管734可以是导通或截止的。于是，节点N可以通过晶体管734在节点P上呈现出寄生电容，或者没有呈现出寄生电容。这种变化可以无意识的方式来影响通过EPG 730的后沿码元边沿。
图10D是发送器540的另一实施例的示意图，该发送器540包括附加的EPG 730(c)。EPG(c)重新整形START，以确保一致的时序，这就可以避免以上所讨论的变化。即，加宽改进的START，使之始终在_STOP起始之后结束。这可以通过产生新的START来完成，新的START的起始由原始的START来表示，而由_STOP的起始来表示它的结束，而不是CLK_PULSE的宽度。值得注意的是，在图10D所示的另一实施例中，在宽度调制器630中通过延迟匹配模块714和EPG 730(c)的总的延迟必须与无意识的延迟相匹配。
图11A-11E分别显示了一个适用于系统200实施例的CLK_PULSE，START，STOP，SYMBOL和TR_SYMBOL。其中，TR_SYMBOL表示通过电磁耦合器240传输之后的SYMBOL的波形。TR_SYMBOL相对于SYMBOL的更小幅度可由在图11D和11E的波形之间的尺寸变化来大致表示。TR_SYMBOL表示由接口230解码的信号，用以提取器件220以后处理的数据位。四个输出的位由各个SYMBOL编码，由对应的SYMBOL下面以(p，w1，w2，a)的顺序来表示。
图12A是一个接收器530实例的示意图。所示例的接收器530处理差分数据信号。图12A也显示了门脉冲接收器902，它可以适用于处理差分门脉冲信令。门脉冲接收器902可以对接收器530提供延迟匹配，类似于以上所讨论的。接收器530和门脉冲接收器902可以用于，例如，结合了以上所讨论的发送器540和门脉冲发送器790的实施例的系统200中。
示例的接收器530包括差分至单端放大器920(a)和920(b)，它们可以补偿与电磁耦合器240有关的能量衰减。放大器920(a)和920(b)响应于被传输信号(图11E中的TR_SYMBOL)中的正或负脉冲以及它的补充，如，在输入602和604处的信号，来产生数字脉冲。除了放大之外，放大器920可以将它们的输出锁定在适当的时序信号上，为后续的数字电路提供足够的脉冲宽度。
匹配门脉冲接收器902同样放大伴随的差分门脉冲信令。在该示例中，所接收到的门脉冲用于解码在数据码元420中的相位信息。门脉冲接收器902包括差分-单端放大器920(c)和920(d)以及匹配电路904。匹配电路904可以复制在接收器530中的大部分保留电路，以匹配数据和门脉冲信令的延迟，类似于发送器540和门脉冲发送器790的匹配。一个示例的门脉冲接收器902包括对应于相位解调器670和宽度解调器680的电路，只是作了部分少量的改动。例如，门脉冲缓冲器990缓冲所接收到的门脉冲，用于根据如总线210中的信道数量分布至多个接收器530。门脉冲缓冲器990可以很大，这可取决于它所驱动的接收器的数量。数据缓冲器980对应于门脉冲缓冲器990。为了能节省面积，数据缓冲器980不需要额外地复制门脉冲的缓冲器990。这些延迟也可以通过相对于门脉冲接收器902相应成比例地缩小数据缓冲器980及其负载。
或非门(UOR)940(a)组合放大器920(a)和920(b)的输出，以恢复TR_SYMBOL的第一边沿。名称“或非”表示通过门940的传输延迟对于两个输入来说是均匀的。一个UOR 940的实施例如图12C所示。类似地，与非门(UAND)930恢复TR_SYMBOL的第二边沿。与非门(UAND)930的一个实施例如图12B所示。
所示例的相位解调器670包括仲裁器950(b)(统称为，“仲裁器950”)和数据缓冲器980。仲裁器950(b)将分别由UOR 940(a)从传输码元中恢复的第一边沿与由UOR 940(b)所恢复的门脉冲的对应边沿进行比较，并且根据所恢复的码元的第一边沿是超前还是落后于门脉冲的第一边沿来设置相位位。
图12D显示了一个仲裁器950的实施例。如果输入956在输入958之前变成为高，则输出952就变成高。如果输入958在输入956之前成为高，则输出954就变成高。
图12E是说明一个放大器920实施例的电路图。所示例的放大器920包括复位均衡器件922，增益控制器件924，以及预充电锁存器928。复位均衡器件922在监测到脉冲之后会加速放大器920的复位，为下一个码元周期作准备。增益控制器件924为工艺、电压、温度等等变化补偿放大器920的增益。控制信号926可以由校准电路520提供。更具体的说，器件924可以是多个以串联或并联方式连接的器件，并且信号926可以是一些由校准电路520所产生的信号(模拟或数字)。预充电锁存器928重新整形所接收到的信号，以便于后续的电路处理。最终的输出脉冲宽度是由时序信号，_RST，所确定。对于一个放大器920的实施例来说，RST是由DM 916(见图12A)所产生，同时还产生用于接收器530的其它时序信号。由于上电的顺序和噪声，预充电锁存器928和信号RST可能处于不一致的状态。可以采用其它电路来监测和校正这类情况。
所示例的幅度解调器660包括一个仲裁器950(a)，它接收来自放大器920(a)和920(b)所放大的传输信号。仲裁器950(a)根据是放大器920(a)还是920(b)的输出先起脉冲来设置幅度位。
所示例的宽度解调器680包括延迟模块(DMs)910，912，914，仲裁器950(c)，950(d)，950(e)以及解码逻辑960。所恢复的第一码元边沿是通过DMs 910，912和914来设置的，以产生一系列具有与不同码元宽度有关的延迟相同延迟的边沿信号。DMs 910，912和914可以采用可编程延迟模块(图10B)来实现。仲裁器950(c)，950(d)，和950(e)确定了相对于所产生的边沿信号的第二边沿(暂时)位置。解码逻辑960将该位置映射成一对宽度位。
锁存器970(a)，970(b)，970(c)和970(d)分别在各自输入接收第一和第二宽度位，相位位，以及幅度位，并且当采用时钟信号来定时时，将所提取(输入)的位转换成它们的输出。对示例的接收器530来说，通过从宽度解调器680的延迟链到DM 916的额外延迟中采样信号来定时锁存器。该锁存器将解调位与伴随的门脉冲时序相同步。另外，器件220也可以要求数据与本地时钟(如，图8B中的时钟同步电路560)相同步。
接口230的实例中的各个部件包括了多个电路元件，它们可以被调整以补偿工艺、电压、温度变化以及其它等等。例如，所承担的补偿可以调整由可编程延迟模块(DM 770)所提供的延迟，由放大器(放大器920)所提供的增益，或者终端阻抗(器件组690(a)和690(b))。
图13显示了一个校准电路520的实施例。校准的目的是使用反馈来测量和补偿变化的工艺、温度、电压和其它等等。图13所示的示例校准电路520是一个延迟锁定环路(DLL)。时钟信号(CLK_PULSE)是由串联的DM1000(1)-1000(m)所延迟。DM的数量是可选择的，从而可以将总的延迟设置成与CLK_PULSE的一个周期相匹配。
仲裁器950可用于监测通过DM 1000的总的延迟何时小于、等于或大于一个时钟周期。DLL控制1010使延迟控制的设置循环，直至总的延迟与一个时钟周期相匹配。
所建立的控制设置反映了在DM 1000的延迟过程中的工艺、温度、电压等等的影响。当条件(温度、电压，等等)变化时，或者根据多种其它策略中的任意一种策略，校准电路520可以连续地、周期性地工作。
相同的校准控制设置可以分发到在接口230中所使用的DM，例如，DM712，DM 910等等。在接口230中的DM所需要的延迟可通过为每个这样的DM选择多个可编程延迟模块770来获得，这些可编程延迟模块770与所有DM1000中所包括的延迟模块770的总数量的比例相同于所需延迟与时钟周期的比例。例如，如果在总的DM 1000和中有20个总的延迟模块770，则可以通过为接口230中所使用的任一特定DM使用两个延迟模块770来选择十分之一时钟周期的延迟。另外，也可以通过在构成该DM的被选延迟模块770的输出上插入额外小负载，来为任何特定DM选择小数额外延迟。
由校准电路520所获得的校准信息也可以用于针对变化条件来控制其它电路参数。这些其它参数也可以适用于与校准电路520所校正的因素不相关的应用，并且可以包括阻抗(如，终端器件690的阻抗)以及增益(如，放大器920的增益)。其它电路参数的控制可以通过关联(平衡)工艺、温度、电压以及其它电路参数的类似条件与延迟控制设置中所包含的信息来完成。
其它实施例也都在下列权利要求的范围内。

Claims (29)

1.一种方法，它包括：
启用一种调制方案，它使用具有可变共模电压的差分电压和使用两个电压基准传输至少两个比特位信息；和，
抑止共模电压。
2.如权利要求1所述方法，其特征在于，所述共模电压具有非零数值。
3.如权利要求1所述方法，其特征在于，还包括启用除了所述调制方案之外的一个正交调制方案。
4.如权利要求3所述方法，其特征在于，所述正交调制方案包括宽度调制方案。
5.如权利要求3所述方法，其特征在于，所述正交调制方案包括上升时间调制方案。
6.如权利要求1所述方法，其特征在于，所述调制方案使用附加的电压基准。
7.如权利要求1所述方法，其特征在于，所述差分电压包括一个电压对，在所述电压对中有一个电压等于零。
8.如权利要求1所述方法，其特征在于，还包括启用将在电磁耦合的多点总线环境中所使用的信息。
9.一种物品，它包括：
一种机器可读媒介，它包含：
机器可执行指令，该指令使得机器进行：
启用一种调制方案，它使用具有可变共模电压的差分电压和使用两个电压基准传输至少两个比特位信息；和，
抑止共模电压。
10.如权利要求9所述技术，其特征在于，所述共模电压具有非零数值。
11.如权利要求9所述技术，其特征在于，还包括启用除了所述调制方案之外的一个正交调制方案。
12.如权利要求11所述技术，其特征在于，所述正交调制方案包括宽度调制方。
13.如权利要求11所述技术，其特征在于，所述正交调制方案包括上升时间调制方案。
14.如权利要求11所述技术，其特征在于，所述调制方案使用附加的电压基准。
15.如权利要求11所述技术，其特征在于，所述差分电压包括一个电压对，在所述电压对中有一个电压等于零。
16.如权利要求11所述技术，其特征在于，还包括启用将在电磁耦合的多点总线环境中所使用的信息。
17.一种装置，它包括：
一个发送器，它被配置成能发送具有可变共模电压的差分电压；
一个电压发生机构，它被配置成向所述发送器提供两个电压基准；和，
一个接收器，它被配置成接收差分电压并执行一种解调方案，所述解调方案使用差分电压传输至少两个比特位信息。
18.如权利要求17所述装置，其特征在于，所述发送器还被配置成接收来自所述装置外部的源的电压基准。
19.如权利要求17所述装置，其特征在于，还包括：
一个电磁耦合总线，和，
一个“之”字形耦合器，它与所述电磁耦合总线有关，并且被配置成通过用“之”字行耦合器形状来传输所述差分电压，以稳定与所述差分电压有关的耦合系数。
20.如权利要求17所述装置，其特征在于，还包括：
一个电磁耦合总线，和，
一个耦合器，它与所述电磁耦合总线有关，并且被配置成减小共模噪声到差分噪声的转换。
21.如权利要求17所述装置，其特征在于，所述接收器还被配置成使用共模抑止技术。
22.一种系统，其特征在于，它包括：
一个总线；
一个器件；
一个接口，它被配置成使用两个电压基准将至少两个比特位编码进码元，用于从总线发送至器件，并将码元解码成至少两个比特位，用于从器件发送至总线，所述码元包括具有可变共模电压的差分电压。
23.如权利要求22所述系统，其特征在于，所述总线包括多点总线。
24.如权利要求22所述系统，其特征在于，所述接口包括电磁耦合器。
25.如权利要求22所述系统，其特征在于，所述接口还被配置成抑止共模电压。
26.一种方法，其特征在于，它包括：
以第一电压电平提供第一电压；
以不同于第一电压电平的第二电压电平提供第二电压，所述第一电压电平和所述第二电压电平具有可变的共模电压；
使用两个电压基准和使用所述第一电压电平和所述第二电压电平之间的差异来编码数据的至少两个比特位；和，
抑止所述共模电压。
27.如权利要求26所述方法，其特征在于，还包括：
以第三电压电平提供第三电压；
以不同于第三电压电平的第四电压电平提供第四电压，所述第三电压电平和所述第四电压电平具有可变的共模电压；
还使用所述第一电压电平和所述第二电压电平之间的差异来编码所述数据。
28.如权利要求26所述方法，其特征在于，还包括：
提供至少一个附加的电压对，各个对都包括在不同电压电平上的两个电压并且具有可变的共模电压，和，
还使用在各个对的电压电平之间的差异来编码所述数据。
29.如权利要求26所述方法，其特征在于，还包括：
在一个器件和一个电磁耦合的总线之间发送所述数据。
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