CN105190899A - 碳化硅半导体器件 - Google Patents

碳化硅半导体器件 Download PDF

Info

Publication number
CN105190899A
CN105190899A CN201480008388.8A CN201480008388A CN105190899A CN 105190899 A CN105190899 A CN 105190899A CN 201480008388 A CN201480008388 A CN 201480008388A CN 105190899 A CN105190899 A CN 105190899A
Authority
CN
China
Prior art keywords
drift layer
region
silicon carbide
semiconductor device
carbide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480008388.8A
Other languages
English (en)
Inventor
和田圭司
增田健良
日吉透
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN105190899A publication Critical patent/CN105190899A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

第一漂移层(81a)具有面向第一电极(98)并电连接到第一电极(98)的第一表面(P1)，和与第一表面(P1)相反的第二表面(P2)。第一漂移层(81a)具有杂质浓度NA。缓和区(71)设置在第一漂移层(81a)的第二表面(P2)的一部分中。第一漂移层(81a)和第二漂移层(81b)形成其中掩埋有缓和区(71)的漂移区(81)。第二漂移层(81b)具有杂质浓度NB，满足NB＞NA。体区(82)、源区(83)和第二电极(94)设置在第二漂移层(81b)上。

Description

碳化硅半导体器件
技术领域
本发明涉及一种碳化硅半导体器件，尤其涉及一种具有漂移区的碳化硅半导体器件。
背景技术
关于作为普遍的功率半导体器件的Si(硅)MOSFET(金属氧化物半导体场效应晶体管)，击穿电压的主要确定因素是，充当击穿电压保持区的漂移层能耐受的电场强度的上限。在馈送约0.3MV/cm或更大的电场的部分处，由Si形成的这种漂移层会损坏。因此，在MOSFET的整个漂移层中，必须将电场强度抑制为小于预定值。抑制的最简单的方法是减少漂移层的杂质浓度。然而，用这种方法，会使MOSFET的导通电阻不利地变大。换句话说，在导通电阻和击穿电压之间存在权衡关系。
日本专利特开No.9-191109描述了在考虑由Si的特性值产生的理论限制时在常规SiMOSFET中的导通电阻和击穿电压之间的这种权衡关系。为了克服这种权衡关系，公开了在漏电极上设置的n型衬底上布置的n基层中增加下p型掩埋层和上p型掩埋层。通过下p型掩埋层和上p型掩埋层，将n基层分成每个具有相同厚度的下段、中段和上段。根据该专利公开描述的一个实施例，当施加的电压达到200V时，穿通现象首先出现在上段中。而且，当施加的电压达到400V时，穿通现象出现在中段中。此外，当施加的电压达到600V时，穿通现象出现在下段中。穿通现象出现的每段都保持相等的电压，且每段的最大电场强度保持为等于或小于限制的电场强度。
引用列表
专利文献
PTD1：日本专利特开No.9-191109
发明内容
技术问题
为了进一步改善上述权衡关系，近年来，对使用SiC(碳化硅)代替Si进行了积极地讨论。与Si不同，SiC是一种能充分耐受不小于0.4MV/cm的电场强度的材料。
在施加这种高电场下所产生的问题是，由在MOSFET结构中的特定位置处集中的电场所引起的击穿。例如，在沟槽型MOSFET的情况下，击穿电压的主要确定因素是栅极绝缘膜的击穿现象。由于栅极绝缘膜中的集中的电场，所以击穿现象出现在沟槽的底部部分，尤其是，其角部分。因此，Si半导体器件中的击穿电压的确定因素和SiC半导体器件中的击穿电压的确定因素彼此不同。因此，如果将假设使用Si的上述专利公开的技术，简单地应用于改善SiC半导体器件的击穿电压，则不能通过充分使用SiC物理特性的优势改善击穿电压。
为了解决上述问题，提出本发明，本发明的目的在于提供一种具有高击穿电压和低导通电阻的碳化硅半导体器件。
问题的解决方案
本发明的碳化硅半导体器件包括第一电极、第一漂移层、缓和区、第二漂移层、体区、源区、第二电极、栅极绝缘膜和栅电极。第一漂移层具有面向第一电极并电连接到第一电极的第一表面，和与第一表面相反的第二表面。第一漂移层具有第一导电类型，并具有杂质浓度NA。缓和区设置在第一漂移层的第二表面的一部分中，并且具有距第一表面的距离LA。缓和区具有第二导电类型。第二漂移层具有与第二表面相接触的第三表面，和与第三表面相反的第四表面。第二漂移层具有第一导电类型。第一漂移层和第二漂移层形成漂移区，在漂移区中掩埋有缓和区。第二漂移层具有杂质浓度NB，满足NB＞NA。体区设置在第二漂移层的第四表面上。体区具有第二导电类型。源区设置在体区上，并且通过体区与漂移区分开。源区具有第一导电类型。第二电极被电连接到源区。栅极绝缘膜包括在体区上的使源区和第二漂移层相互连接的部分。栅电极设置在栅极绝缘膜上。
发明的有利效果
根据本发明，得到具有高击穿电压和低导通电阻的碳化硅半导体器件。
附图说明
图1是示意性示出本发明的第一实施例的碳化硅半导体器件的配置的部分横截面图。
图2是示意性示出图1的碳化硅半导体器件中设置的碳化硅层的形状的部分透视图。
图3是示意性示出图1的碳化硅半导体器件中设置的碳化硅层的形状的部分顶视图。
图4是示意性示出制造图1的碳化硅半导体器件的方法的第一步骤的部分横截面图。
图5是示意性示出制造图1的碳化硅半导体器件的方法的第二步骤的部分横截面图。
图6是示意性示出制造图1的碳化硅半导体器件的方法的第三步骤的部分横截面图。
图7是示意性示出制造图1的碳化硅半导体器件的方法的第四步骤的部分横截面图。
图8是示意性示出制造图1的碳化硅半导体器件的方法的第五步骤的部分横截面图。
图9是示意性示出制造图1的碳化硅半导体器件的方法的第六步骤的部分横截面图。
图10是示意性示出制造图1的碳化硅半导体器件的方法的第七步骤的部分横截面图。
图11是示意性示出制造图1的碳化硅半导体器件的方法的第八步骤的部分横截面图。
图12是示意性示出制造图1的碳化硅半导体器件的方法的第九步骤的部分横截面图。
图13是示意性示出制造图1的碳化硅半导体器件的方法的第十步骤的部分横截面图。
图14是示意性示出制造图1的碳化硅半导体器件的方法的第十一步骤的部分横截面图。
图15是示意性示出在碳化硅半导体器件中设置的碳化硅层表面的精细结构的部分横截面图。
图16示出多型体4H的六边形晶体的(000-1)面的晶体结构。
图17示出沿图16的线XVII-XVII得到的(11-20)面的晶体结构。
图18示出在表面附近的(11-20)面内的图15的组合面的晶体结构。
图19示出从(01-10)面观察时的图15的组合面。
图20是示出在执行热蚀刻和不执行热蚀刻的两种情况下，沟道迁移率与宏观观察时沟道表面和(000-1)面之间的角之间的示例性关系的图。
图21是示出沟道迁移率和沟道方向与<0-11-2>方向之间的角之间的示例性关系的图。
图22示出图15的变形。
图23是示意性示出本发明第二实施例的碳化硅半导体器件的配置的部分横截面图。
图24是示出在距离LA为3μm、距离LA为5μm、距离LA为10μm以及LA为15μm的各种情况下，下漂移层的杂质浓度NA和击穿电压之间的关系的图。
具体实施方式
下面基于各图描述本发明的实施例。应该注意的是，在下面提到的图中，给相同或相应部分指定相同的参考符号，且不再重复描述。关于本说明书中的晶体学标示，单个取向用[]表示，集合取向用<>表示，单个面用()表示，集合面用{}表示。另外，负晶体指数通常用数字上方加“-”(条)表示，但在本说明书中用数字前方加负号表示。
首先，下列项(i)至(vii)提供了实施例的要点。
(i)碳化硅半导体器件201、202中的每一个都包括第一电极98、第一漂移层81a、缓和区71、第二漂移层81b、体区82、源区83、第二电极94、栅极绝缘膜91和栅电极92。第一漂移层81a具有面向第一电极98并电连接到第一电极98的第一表面P1，和与第一表面P1相反的第二表面P2。第一漂移层81a具有第一导电类型，并具有杂质浓度NA。缓和区71设置在第一漂移层81a的第二表面P2的一部分中，并且具有距第一表面P1的距离LA。缓和区71具有第二导电类型。第二漂移层81b具有与第二表面P2相接触的第三表面P3，和与第三表面P3相反的第四表面P4。第二漂移层81b具有第一导电类型。第一漂移层81a和第二漂移层81b形成漂移区81，在漂移区81中掩埋有缓和区71。第二漂移层81b具有杂质浓度NB，满足NB＞NA。体区82设置在第二漂移层81b的第四表面P4上。体区具有第二导电类型。源区83设置在体区82上，并通过体区82与漂移区分开。源区83具有第一导电类型。第二电极94电连接到源区83。栅极绝缘膜91包括在体区82上的使源区83和第二漂移层81b相互连接的部分。栅电极92设置在栅极绝缘膜91上。
根据碳化硅半导体器件201、202中的每一个，满足NB＞NA。因此，当在第一电极98和第二电极94之间施加电压时，与耗尽层从体区82向第二漂移层81b延伸相比，耗尽层更易于从缓和区71延伸到第一漂移层81a。因此，施加电压的很大比例由第一漂移层81a保持。因此，在第二漂移层81b中可以抑制电场强度。碳化硅半导体器件的击穿很可能会产生在第二漂移层中或第二漂移层上设置的结构中。因此，通过抑制如上所述的第二漂移层81b中的电场强度，能够增加碳化硅半导体器件201、202中的每一个的击穿电压。
而且，第二漂移层81b的杂质浓度比满足NB≤NA的情况下的杂质浓度高，以致能将第二漂移层81b的电阻制作得低。这会导致每个碳化硅半导体器件201、202的导通电阻小。
如上所述，得到具有高击穿电压和低导通电阻的碳化硅半导体器件201、202中的每一个。
(ii)第三表面P3可以具有距第四表面P4的距离LB，并可以满足LA＞LB。
这样，能够更多地增加由第一漂移层保持的电压的比率。因此，能够更多地增加击穿电压。
(iii)在上述项(ii)中，可满足LA＞2·LB。
这样，能够进一步增加由第一漂移层81a保持的电压比率。因此，能够进一步增加击穿电压。
(iv)可满足LA＞5μm。
因此，在缓和区71和第一表面P1之间，能够形成最大长度为5μm的耗尽层。换句话说，在缓和区71和第一表面P1之间，能够更确保形成具有足够长度的耗尽层。因此，能够更多地增加碳化硅半导体器件201、202的击穿电压。
(v)缓和区71可具有剂量DR，并可以满足LA·NA＜DR。在这里，术语“剂量”是指每单位面积的杂质量的平均值。该单位面积是垂直于厚度方向的平面中的单位面积。
因此，当碳化硅半导体器件201、202中的每一个被截止以增加第一电极98和第二电极94之间的电压时，在耗尽层从缓和区71向第一表面P1充分延伸之前，能够防止缓和区71被完全耗尽。这样，能够在缓和区71和第一漂移层81a的第一表面P1之间形成具有足够长度的耗尽层。因此，第一电极98和第二电极94之间更大比率的电压由第一漂移层81a保持。换句话说，减小由第二漂移层81b保持的电压。这样，在很可能会出现由集中的电场引起的击穿的部分处，能够进一步抑制电场强度。因此，进一步增加碳化硅半导体器件的击穿电压。
(vi)在碳化硅半导体器件201中，可设置沟槽TR使其具有侧壁表面SW。侧壁表面SW经由源区83和体区82延伸到第二漂移层81b中。而且，侧壁表面SW与第一漂移层81a分开。栅电极92布置在侧壁表面SW上，栅极绝缘膜91插入在栅电极92和侧壁表面SW之间。
在这种沟槽型碳化硅半导体器件中，在延伸到第二漂移层中的侧壁表面SW的端部附近的栅极绝缘膜的击穿，很可能是碳化硅半导体器件的击穿电压的确定因素。即使在这种情况下，利用上述项(i)的特征，在抑制导通电阻的同时，也能够确保足够的击穿电压。
(vii)在碳化硅半导体器件202中，可设置平坦表面PF使其具有由源区83P、体区82P和第二漂移层81b中的每一个构成的部分，并与第二漂移层81b的第四表面平行。栅电极92P布置平坦表面PF上，栅极绝缘膜91P插入在栅电极92P和平坦表面PF之间。
在这种平面型碳化硅半导体器件202中，第二漂移层81b和体区82P之间的界面附近的击穿很可能是碳化硅半导体器件202的击穿电压的确定因素。即使在这种情况下，利用上述项(i)的特征，在抑制导通电阻的同时，也能够获得足够的击穿电压。
关于本申请的发明实施例的更详细的描述，下面示出第一和第二实施例和补充事项。
(第一实施例)
如图1至图3所示，本实施例的MOSFET201(碳化硅半导体器件)包括单晶衬底80、外延层101(碳化硅层)、栅极氧化物膜91(栅极绝缘膜)、栅电极92、层间绝缘膜93、源电极94(第二电极)、源极互连层95和漏电极98(第一电极)。在漏电极98和每个源电极94之间，MOSFET201优选具有不小于600V的击穿电压。换句话说，MOSFET201优选为具有高击穿电压的功率半导体器件。
单晶衬底80由碳化硅制成，并具有n型(第一导电类型)导电性。单晶衬底80具有其上设置外延层101的一个表面(图中的上表面)，并具有其上设置充当欧姆电极的漏电极98的另一表面(图中的下表面)。单晶衬底80优选具有多型体4H的六边形晶体结构。
外延层101是在单晶衬底80上外延生长的碳化硅层。外延层101优选具有多型体4H的六边形晶体结构。外延层101具有缓和区71、漂移区81、体区82、源区83和接触区84。
漂移区81具有n型导电性。漂移区81具有下漂移层81a(第一漂移层)和上漂移层81b(第二漂移层)。下漂移层81a具有第一表面P1，和与第一表面P1相反的第二表面P2。第一表面P1面向漏电极98，并经由单晶衬底80电连接到漏电极98。下漂移层81a具有n型导电性，并具有杂质浓度NA。
缓和区71形成在下漂移层81a的第二表面P2的一部分中，并具有距第一表面P1的距离LA。优选地，满足LA＞5μm。缓和区71中的每一个都具有p型(第二导电类型)导电性，并包含加入其中的杂质，诸如铝。缓和区71具有剂量DR。在这里，术语“剂量”意指每单位面积杂质量。该单位面积是垂直于厚度方向(图1的垂直方向)的平面中的单位面积。换句话说，剂量是通过在厚度方向上对每单位体积的杂质浓度积分得到的值。优选地，满足LA·NA＜DR。缓和区71优选具有不小于1×1012cm-2的剂量，更优选为不小于1×1013cm-2的剂量。这种剂量优选为不大于1×1015cm-2。这种剂量例如为3×1013cm-2。
上漂移层81b设置在下漂移层81a的第二表面P2上。上漂移层81b具有与第二表面P2相接触的第三表面P3，和与第三表面P3相反的第四表面P4。第三表面P3具有距第四表面P4的距离LB。换句话说，上漂移层81b具有厚度LB。缓和区71和第一表面P1之间的距离LA与第三表面P3和第四表面P4之间的距离LB优选满足LA＞LB，更优选为LA＞2·LB。下漂移层81a和上漂移层81b形成其中掩埋有缓和区71的漂移区81。换句话说，上漂移层81b覆盖缓和区71。上漂移层81b具有n型导电性，并具有杂质浓度NB。
在下漂移层81a的杂质浓度NA和上漂移层81b的杂质浓度NB之间，满足下面的关系：NB＞NA。杂质浓度NA优选为不小于3×1015cm-3且不大于1×1016cm-3，例如为4×1015cm-3。杂质浓度NB优选为不小于7×1015cm-3且不大于5×1016cm-3，例如为7.5×1015cm-3。单晶衬底80优选具有比杂质浓度NA充分大的杂质浓度。例如，单晶衬底80具有是杂质浓度NA的50倍或更大的杂质浓度。在这种情况下，单晶衬底80不具有像漂移区一样的功能，即基本上不具有击穿电压保持功能。
体区82中的每一个都设置在上漂移区81b的第四表面P4上。体区具p型导电性。体区82通过上漂移区81b与缓和区71分开。体区82优选具有不小于1×1017cm-3且不大于5×1018cm-3的杂质浓度，诸如1×1018cm-3。
源区83设置在体区82上，并通过体区82与漂移区分开。源区具有n型导电性。源区83和接触区84形成外延层101的上表面。接触区84具有p型导电性。接触区84连接到体区82。
在该MOSFET中，沟槽TR设置在外延层101的上表面中。沟槽TR具有侧壁表面SW和底表面BT。侧壁表面SW中的每一个都经由源区83和体区82延伸到上漂移层81b中。因此，在体区82上，侧壁表面SW包括MOSFET201的沟道表面。侧壁表面SW与下漂移层81a分开。底表面BT位于上漂移层81b中。在本实施例中，底表面BT具有基本平行于上表面的平坦形状。在形成沟槽TR的角部分的部分处，底表面BT和侧壁表面SW相互连接。在本实施例中，当在平面图中看时(图3)，沟槽TR延伸形成蜂窝结构的网格。这样，外延层101具有被沟槽TR包围的六边形形状的上表面。侧壁表面SW相对于外延层101的上表面倾斜，并因此以锥形的形式向沟槽TR的开口延伸。侧壁表面SW优选具有相对于{000-1}面倾斜不小于50°且不大于65°的面取向，更优选为相对于(000-1)面倾斜不小于50°且不大于65°的面取向。优选地，侧壁表面SW具有预定的晶体面(也称为“特定面”)，特别是在体区82的部分处。随后将描述特定面的细节。
优选地，当在平面图中看时，缓和区71仅布置在沟槽TR的底表面BT的外侧，如图3所示。在本实施例中，当在平面图中看时，缓和区71具有开口。具体地，缓和区71具有基本上类似于六边形形状的上表面的外边缘和开口。
栅极氧化物膜91覆盖沟槽TR的侧壁表面SW和底表面BT中的每一个。因此，栅极氧化物膜91包括体区82上的部分，以使源区83和上漂移层81b相互连接。栅电极92设置在栅极氧化物膜91上。这样，栅电极92具有布置在侧壁表面SW上的部分，其间插入有栅极氧化物膜91。
源电极94与源区83和接触区84中的每一个相接触，并由此电连接到源区83和接触区84中的每一个。源极互连层95与源电极94相接触。源极互连层95为例如铝层。层间绝缘膜93使栅电极92和源极互连层95之间绝缘。
根据本实施例，MOSFET201设置有具有侧壁表面SW的沟槽TR。侧壁表面SW通过源区83和体区82延伸到上漂移层81b中，并与下漂移层81a分开。栅电极92布置在侧壁表面SW上，其间插入有栅极氧化物膜91。在这种沟槽型MOSFET201中，延伸到下漂移层81b中的侧壁表面SW端部(沟槽TR的角部分)附近的栅极绝缘膜91的击穿，很可能是MOSFET201的击穿电压的确定因素。
在这里，在下漂移层81a的杂质浓度NA和上漂移层81b和杂质浓度NB之间，满足NB＞NA。因此，当在漏电极98和源电极94之间施加电压时，与耗尽层从体区82向下漂移层81b延伸相比，耗尽层更易于从缓和区71延伸到上漂移层81a。因此，施加电压的很大比例由下漂移层81a保持。因此，在上漂移层81b中能够抑制电场强度。如上所述，MOSFET201的击穿很可能会出现在下漂移层81b上的栅极绝缘膜91。因此，通过抑制上漂移层81b的电场强度，能够增加MOSFET201的击穿电压。
而且，上漂移层81b的杂质浓度比满足NB≤NA的情况下的杂质浓度高，以致能将上漂移层81b的电阻制作得很低。因此，能够制作低导通电阻的MOSFET201。
如上所述，得到具有高击穿电压和低导通电阻的碳化硅半导体器件201。
当距离LA和LB之间满足LA＞LB时(图1)，尤其是，当满足LA＞2·LB时，能够进一步增加由下漂移层81a保持的电压比率。因此，能够更多地增加击穿电压。
当满足LA＞5μm时，在缓和区71和第一表面P1之间，能够形成最大长度为5μm的耗尽层。换句话说，在缓和区71和第一表面P1之间，能够更确实地形成具有足够长度的耗尽层。因此，能够进一步增加MOSFET201的击穿电压。
当满足LA·NA＜DR且MOSFET201被截止以增加漏电极98和源电极94之间的电压时，在耗尽层从缓和区71向第一表面P1充分延伸之前，能够防止缓和区71被完全耗尽。因此，能够在缓和区71和下漂移层81a的第一表面P1之间形成具有足够长度的耗尽层。因此，漏电极98和源电极94之间的电压的较大比率由下漂移层81a保持。换句话说，减小由上漂移层81b保持的电压。这样，在由集中的电场引起的很可能会出现击穿的部分处，能够进一步抑制电场强度。因此，进一步增加MOSFET201的击穿电压。
而且，经由杂质浓度高于杂质浓度NA的单晶衬底80，下漂移层81a与漏电极98相互电连接。因此，能够减小漏电极98的接触电阻。因此，通过减小的接触电阻能够增加漂移区81的电阻。因此，能够进一步减小漂移区81的杂质浓度。因此，能够进一步增加MOSFET201的击穿电压。
当在平面图(图3)中看时，当缓和区71布置在沟槽TR的底表面BT的外面时，且当MOSFET201断开时，耗尽层在沟槽TR的底表面BT的边缘处会从缓和区71延伸到沟槽TR的角部分。这提供了电场缓和结构的进一步增强的效果。
下面描述制造MOSFET201(图1)的方法。
如图4所示，在单晶衬底80上形成下漂移层81a。具体地，通过在单晶衬底80上外延生长形成下漂移层81a。该外延生长可通过使用CVD(化学气相沉积)方法来实现，例如，该CVD方法使用硅烷(SiH4)和丙烷(C3H8)的混合气体作为材料气体，并使用氢气(H2)作为载气。在这种情况下，例如，优选引入氮(N)或磷(P)作为杂质。
如图5所示，在下漂移层81a的第二表面P2的部分中，形成p型导电的缓和区71。具体地，在第二表面P2中，使用注入掩膜(未示出)注入受主离子(用于提供第二导电类型的杂质离子)。
如图6所示，在形成缓和区71之后，在第二表面P2上形成n型导电的上漂移层81b。因此，将缓和区71埋在包括下漂移层81a和上漂移层81b的漂移区81中。使用与形成下漂移层81a相同的方法，形成上漂移层81b。
如图7所示，在上漂移层81b的第四表面P4上形成体区82和源区83。如图8所示，在体区82上形成接触区84。这些的形成可通过例如将离子注入到上漂移层81b的第四表面P4(图6)中来执行。在用于形成体区82和接触区84的离子注入中，注入用于提供p型导电的杂质离子，诸如铝(Al)。同时，在用于形成源区83的离子注入中，例如，注入用于提供n型导电的杂质离子，诸如磷(P)。应该注意的是，替代离子注入，可以使用涉及添加杂质的外延生长。
接下来，执行热处理以激活杂质。该热处理优选在不小于1500℃且不大于1900℃的温度下执行，例如在约1700℃的温度下执行。例如，执行该热处理约30分钟。热处理的气氛优选为惰性气体气氛，诸如Ar气氛。
如图9所示，在由源区83和接触区84提供的表面上，形成具有开口的掩膜层40。作为掩膜层40，例如，可以使用氧化硅膜等。形成开口以对应于沟槽TR(图1)的位置。
如图10所示，在掩膜层40的开口中，通过蚀刻移除源区83、体区82，以及上漂移层81b的一部分。作为示例，可用的蚀刻方法是反应离子蚀刻(RIE)，尤其是，感应耦合等离子体(ICP)RIE。具体地，例如，可以使用ICP-RIE，其使用SF6或SF6和O2的混合气体作为反应气体。通过这种蚀刻，在将要形成沟槽TR(图1)的区域中，形成具有侧壁的凹槽TQ，每个侧壁都基本垂直于上表面。
接下来，在凹槽TQ中执行热蚀刻。该热蚀刻可通过例如在包含具有至少一种或多种类型的卤素原子的反应气体的气氛中加热来执行。至少一种或多种类型的卤素原子包括氯(Cl)原子和氟(F)原子中的至少一种。该气氛是例如Cl2、BCL3、SF6或CF4。例如，使用氯气和氧气的混合气体作为反应气体，在例如不小于700℃且不大于1000℃的热处理温度下，来执行该热处理。
应该注意的是，除了氯气和氧气之外，反应气体可包含载气。作为载气，例如，可以使用氮气(N2)、氩气、氦气等。当将热处理温度设定为如上所述的不小于700℃且不大于1000℃时，蚀刻SiC的速率大约是例如70μm/小时。另外，在这种情况下，在蚀刻SiC期间，基本上不会蚀刻掩膜层40，掩膜层40由氧化硅形成，由此相对于SiC具有非常大的选择比。
如图11所示，通过上述热蚀刻，在外延层101的上表面中形成沟槽TR。优选地，在形成沟槽TR期间，在侧壁表面SW上，尤其是在体区层82上，自然地形成特定面。接下来，通过适当的方法诸如蚀刻移除掩膜层40。
如图12所示，形成栅极氧化物膜91，以覆盖沟槽TR的侧壁表面SW和底表面BT中的每一个。栅极氧化物膜91可通过例如热氧化来形成。然后，可使用一氧化氮(NO)气体作为气氛气体来执行NO退火。温度轮廓具有以下条件：例如，温度为不小于1100℃且不大于1300℃，并保持约1小时。因此，在栅极氧化物膜91和体区82之间的界面区中引入氮原子。结果，抑制在界面区中形成界面态，从而实现改善的沟道迁移率。应该注意的是，只要能够像这样引入氮原子，就可使用不同于NO气体的气体作为气氛气体。在该NO退火之后，可使用氩气(Ar)作为气氛气体来进一步执行Ar退火。优选在比上述NO退火的加热温度高且比栅极氧化物膜91的熔点低的加热温度下，执行Ar退火。例如，该加热温度保持大约1小时。因此，进一步抑制在栅极氧化物膜91和体区82之间的界面区中形成界面态。应该注意，代替Ar气体，可以使用另一惰性气体诸如氮气作为气氛气体。
如图13所示，在栅极氧化物膜91上形成栅电极92。具体地，在栅极氧化物膜91上形成栅电极92，以在其间插入有栅极氧化物膜91的情况下填满沟槽TR内的区域。形成栅电极92的方法可通过例如形成导体或掺杂的硅的膜并执行CMP(化学机械抛光)来实施。
参考图14，在栅电极92和栅极氧化物膜91上形成层间绝缘膜93，以覆盖暴露的栅电极92的表面。执行蚀刻以在层间绝缘膜93和栅极氧化物膜91中形成开口。通过该开口，在上表面上暴露源区83和接触区84中的每一个。接下来，在上表面上，形成与源区83和接触区84中的每一个相接触的源电极94。在其间插入有单晶衬底80的情况下，在由漂移区81提供的第一表面P1上形成漏电极98。
再次参考图1，形成源极互连层95。这样，得到MOSFET201。
(特定面)
上述侧壁表面SW具有特定面，特别是其在体区82的部分处。具有该特定面的侧壁表面SW包括面取向为{0-33-8}的面S1，如图15所示。换句话说，在沟槽TR的侧壁表面SW上，体区82设置有包括面S1的表面。面S1优选具有面取向(0-33-8)。
更优选地，侧壁表面SW微观上包括面S1，侧壁表面SW微观上进一步包括具有{0-11-1}的面取向的面S2。在这里，术语“微观上”是指“微小到考虑至少约为原子间距的两倍大的尺寸的程度”。作为观察这种微观结构的方法，例如，可以使用TEM(透射电子显微镜)。面S2优选具有(0-11-1)的面取向。
优选地，侧壁表面SW的面S1和面S2形成具有{0-11-2}的面取向的组合面SR。具体地，组合面SR由周期性重复的面S1和S2构成。例如，通过TEM或AFM(原子力显微镜)可以观察到这种周期性结构。在这种情况下，组合面SR宏观上相对于{0001-1}面具有62°的偏离角。在这里，术语“宏观上”是指“忽视尺寸约为原子间距的精细结构”。对于这种宏观偏离角的测量，例如，可以使用采用一般X-射线衍射的方法。优选地，组合面SR具有(0-11-2)的面取向。在这种情况下，组合面SR宏观上相对于(000-1)面具有62°的偏移角。
优选地，在沟道表面中，载流子在上述周期性重复的沟道方向CD上(即，MOSFET的厚度方向上(图1等的垂直方向上)流动。
下面描述组合面SR的详细结构。
通常，对于Si原子(或C原子)，当从(000-1)面观察多型体4H的碳化硅单晶时，如图16所示，重复地设置层A中的原子(图中为实线)，位于其下方的层B中的原子(图中为虚线)，位于其下方的层C中的原子(图中为点划线)和位于其下方的层B中的原子(图中未示出)。换句话说，在四层ABCB被视为一个周期的情况下，提供周期堆叠的结构，诸如ABCBABCBABCB…。
如图17所示，在(11-20)面中(沿图16的线XVII-XVII得到的横截面)，构成上述一个周期的四层ABCB中的每一层中的原子都不沿(0-11-2)面完全对齐。在图17中，(0-11-2)面被示出为穿过层B中的原子的位置。在这种情况下，应该理解的是，层A和C中的每个原子都偏离(0-11-2)面。因此，即使当碳化硅单晶的表面的宏观面取向，即其原子水平结构被忽略的面取向，被限制于(0-11-2)时，该表面微观上也可以有不同的结构。
如图18所示，通过交替设置具有(0-33-8)的面取向的面S1和连接到面S1且具有不同于面S1中的每一个的面取向的面取向的面S2，构造组合面SR。面S1和S2中的每一个具有是Si原子(或C原子)的原子间隔两倍大的长度。应该注意的是，面S1和面S2取平均的面对应于(0-11-2)面(图17)。
如图19所示，当从(01-10)面观察组合面SR时，单晶结构具有周期性包括相当于立方结构的结构的一部分(面S1部分)。具体地，通过交替设置具有以相当于立方结构的上述结构的(001)的面取向的面S1，和连接到面S1且具有不同于面S1中的每一个的面取向的面取向的面S2，来构造组合面SR。同时在不同于4H的多型体中，表面可以由具有以相当于立体结构的结构的(001)的面取向的面(图24中的面S1)，和连接到前述面且具有不同于前述面中的每一个的面取向的面取向的面(图16中的面S2)来构成。多型体可以为例如6H或15R。
参考图20，下面描述侧壁表面SW的晶面和沟道表面的迁移率MB之间的关系。在图20的图中，横轴表示由(000-1)面和具有沟道表面的侧壁表面SW的宏观面取向形成的角D1，而纵轴表示迁移率MB。点组CM对应于通过热蚀刻使侧壁表面SW处理为具有特定面的情况，而点组MC对应于侧壁表面SW不被热蚀刻的情况。
在点组MC中，当沟道表面具有(0-33-8)的宏观面取向时，迁移率MB为最大。这大概是由于下面的原因。也就是，在不执行热蚀刻的情况下，即，在不特别控制沟道表面的微观结构的情况下，其宏观面取向对应于(0-33-8)，因此(0-33-8)的微观面取向的比率，即考虑到原子水平的(0-33-8)的面取向，在统计学上变高。
另一方面，当沟道表面的宏观面取向为(0-11-2)时，点组CM中的迁移率MB为最大(箭头EX)。这大概是由于下面的原因。也就是，如图18和图19所示，在面S2插入其间的情况下，密集且规律地布置具有(0-33-8)的面取向的多个面S1，从而(0-33-8)的微观面取向的比率在沟道表面中变高。
应该注意的是，迁移率MB具有对组合面SR的取向依赖性。在图21示出的图中，横轴表示沟道方向和<0-11-2>方向之间的角D2，而纵轴表示沟道表面中的迁移率MB(任意单位)。为了图的可视性，其中补充地提供虚线。从这幅图中已经发现，为了增加沟道迁移率MB，沟道方向CD(图15)优选具有不小于0°和不大于60°的角D2，更优选为基本上为0°的角。
如图22所示，除组合面SR之外，侧壁表面SW可进一步包括面S3。更具体地，侧壁表面SW可包括由周期性重复的面S3和组合面SR构成的组合面SQ。在这种情况下，侧壁表面SW相对于{000-1}面的偏离角偏离组合面SR的理想偏离角，即62°。优选地，这种偏差小，优选在±10°的范围内。包括这种角度范围的表面的实例，包括具有{0-33-8}面的宏观面取向的表面。更优选地，侧壁表面SW相对于(000-1)面的偏离角偏离组合面SR的理想偏移角，即62°。优选地，这种偏差小，优选在±10°的范围内。包括在这种角度范围中的表面的实例包括具有(0-33-8)面的宏观面取向的表面。
这种周期性结构可通过例如TEM或AFM来观察。
(第二实施例)
如图23所示，本实施例的MOSFET202属于所谓的平面型。外延层102包括体区82P、源区83P和接触区84P。MOSFET202设置有平坦表面PF。平坦表面PF具有由源区83P、体区82P和上漂移层81中的每一个构成的部分，并与上漂移层81b的第四表面P4平行。栅电极92P布置在平坦表面PF上，其间插入有栅极氧化物膜91P。应该注意的是，除上述构造之外的构造基本上与第一实施例的构造相同。因此，给相同或相应元件指定相同的参考符号，并不再重复描述。
在本实施例中，下漂移层81b和每个体区82P之间的界面(特别是，角部分CR)附近的击穿，很可能是MOSFET202的击穿电压的确定因素。即使在这种情况下，由于与第一实施例基本上相同的原因，所以在抑制导通电阻时，能够获得足够的击穿电压。
(关于击穿电压与杂质浓度NA和距离Ld中的每一个之间的关系)
如图24的模拟结果所示，当缓和区的杂质剂量高到足以使缓和区71不完全耗尽的程度时，缓和区71和下漂移层81a之间界面的击穿电压主要由下漂移层81a的杂质浓度NA和缓和区71与第一表面P1之间的距离LA确定。在硅半导体器件中，这种击穿电压的上限约为600V(参照图中的虚线)。在碳化硅半导体器件中，当LA≥5μm，得到不小于600V的击穿电压。
(实例1)
对于MOSFET201(图1)，通过改变杂质浓度NA、NB和距离LA、LB，执行关于电场强度和导通电阻RON的模拟1至5。应该注意的是，模拟1对应于其中杂质浓度NA和NB彼此相等的比较实例。下面示出它的结果。
[表1]
其中，“Efp/n”表示缓和区71和下漂移层81a之间的界面附近的最大电场强度。“E沟槽”表示沟槽TR中的最大电场强度。“Eox”表示栅极氧化物膜91中的最大电场强度。“Epn”表示体区82和上漂移层81b之间的界面附近的最大电场强度。
MOSFET201中设置的缓和区71允许有效抑制Eox，但需要注意不能使Efp/n变得太高。在模拟1(比较实例)和模拟2(实例)中，Efp/n被抑制到大约相同的程度。另一方面，导通电阻RON在后者(实例)中被更大地抑制。正如模拟3至5所示出的，通过增加杂质浓度NB，能够进一步抑制导通电阻RON。
(实例2)
对于MOSFET202(图23)，执行与上述模拟类似的模拟。下面示出它的结果。
[表2]
与模拟1(比较实例)中的导通电阻RON相比，抑制模拟2(实例)中的导通电阻RON。
本文公开的实施例和实例在任何方面都是示例性的和非限制性的。本发明的范围用权利要求项来限定，而不是用上述实施例来限定，并意旨包括范围内的且意义等效于权利要求项的任何变形。例如，沟槽不被限制为具有平坦底表面的沟槽，可具有U形或V形横截面形状。而且，碳化硅半导体器件不被限制为MOSFET，可以是例如IGBT(绝缘栅双极晶体管)。在这种情况下，上述源电极、源区和漏电极分别具有像发射极、发射区和集电极一样的功能。而且，在上述各个实施例中，第一导电类型是n型，第二导电类型是p型，然而，这些导电类型可被相互替代。在这种情况下，上述说明书中的施主和受主也被相互替代。应该注意的是，为了得到更高的沟道迁移率，第一导电类型优选为n型。而且，碳化硅半导体器件不需要有单晶衬底，可具有非单晶衬底。
参考标记列表
71：缓和区；
80：单晶衬底；
81：漂移区；
81a：下漂移层(第一漂移层)；
81b：上漂移层(第二漂移层)；
82、82P：体区；
83、83P：源区；
84、84P：接触区；
91、91P：栅极氧化物膜(栅极绝缘膜)；
92、92P：栅电极；
93：层间绝缘膜；
94：源电极；
95：源极互连层；
98：漏电极(第一电极)；
94：源电极(第二电极)；
101、102：外延层；
201、202：MOSFET(碳化硅半导体器件)；
BT：底表面；
CD：沟道方向；
CR：角部分；
P1至P4：第一至第四表面；
SW：侧壁表面；
TR：沟槽。
权利要求书(按照条约第19条的修改)
1.一种碳化硅半导体器件，包括：
第一电极；
第一漂移层，所述第一漂移层具有面向所述第一电极并且电连接到所述第一电极的第一表面和与所述第一表面相反的第二表面，具有第一导电类型，并且具有杂质浓度NA；
缓和区，所述缓和区设置在所述第一漂移层的所述第二表面的一部分中，具有距所述第一表面的距离LA，并且具有第二导电类型；
第二漂移层，所述第二漂移层具有与所述第二表面相接触的第三表面和与所述第三表面相反的第四表面，并且具有所述第一导电类型，所述第一漂移层和所述第二漂移层形成漂移区，在所述漂移区中掩埋有所述缓和区，所述第二漂移层具有杂质浓度NB，满足NB＞NA；
体区，所述体区设置在所述第二漂移层的所述第四表面上，并且具有所述第二导电类型；
源区，所述源区设置在所述体区上，所述源区通过所述体区与所述漂移区分开，并且具有所述第一导电类型；
第二电极，所述第二电极电连接到所述源区；
栅极绝缘膜，所述栅极绝缘膜包括在所述体区上的使所述源区和所述第二漂移层相互连接的部分；以及
栅电极，所述栅电极设置在所述栅极绝缘膜上，
设置沟槽使其具有通过所述源区和所述体区延伸到所述第二漂移层中并且与所述第一漂移层分开的侧壁表面，所述栅极绝缘膜被形成为覆盖所述侧壁表面和所述沟槽的底部。
2.根据权利要求1所述的碳化硅半导体器件，其中，所述第三表面具有距所述第四表面的距离LB，并且满足LA＞LB。
3.根据权利要求2所述的碳化硅半导体器件，其中，满足LA＞2·LB。
4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中，满足LA＞5μm。
5.根据权利要求1至4中的任一项所述的碳化硅半导体器件，其中，所述缓和区具有剂量DR，并且满足LA·NA＜DR。
6.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中，所述栅电极被布置在所述侧壁表面上，所述栅极绝缘膜插入在所述栅电极和所述侧壁表面之间。
7.一种碳化硅半导体器件，包括：
第一电极；
第一漂移层，所述第一漂移层具有面向所述第一电极并且电连接到所述第一电极的第一表面和与所述第一表面相反的第二表面，具有第一导电类型，并且具有杂质浓度NA；
缓和区，所述缓和区设置在所述第一漂移层的所述第二表面的一部分中，具有距所述第一表面的距离LA，并且具有第二导电类型；
第二漂移层，所述第二漂移层具有与所述第二表面相接触的第三表面和与所述第三表面相反的第四表面，并且具有所述第一导电类型，所述第一漂移层和所述第二漂移层形成漂移区，在所述漂移区中掩埋有所述缓和区，所述第二漂移层具有杂质浓度NB，满足NB＞NA；
体区，所述体区设置在所述第二漂移层的所述第四表面上，并且具有所述第二导电类型；
源区，所述源区设置在所述体区上，所述源区通过所述体区与所述漂移区分开，并且具有所述第一导电类型；
第二电极，所述第二电极电连接到所述源区；
栅极绝缘膜，所述栅极绝缘膜包括在所述体区上的使所述源区和所述第二漂移层相互连接的部分；以及
栅电极，所述栅电极设置在所述栅极绝缘膜上，
设置平坦表面使其具有由所述源区、所述体区和所述第二漂移层中的每一个构成的部分，并且与所述第二漂移层的所述第四表面平行，并且
所述栅电极被布置在所述平坦表面上，所述栅极绝缘膜插入在所述栅电极和所述平坦表面之间。
8.根据权利要求1至6中的任一项所述的碳化硅半导体器件，其中，包括所述第一漂移层、所述缓和区、所述第二漂移层、所述体区和所述源区的碳化硅层具有上表面，所述上表面具有被所述沟槽包围的六边形形状，并且所述缓和区具有基本上类似于具有六边形形状的所述上表面的外边缘和开口。
9.根据权利要求1至6和8中的任一项所述的碳化硅半导体器件，其中，所述沟槽的所述侧壁表面包括具有{0-33-8}的面取向的面。

Claims (7)

1.一种碳化硅半导体器件，包括：
第一电极；
第一漂移层，所述第一漂移层具有面向所述第一电极并且电连接到所述第一电极的第一表面和与所述第一表面相反的第二表面，具有第一导电类型，并且具有杂质浓度NA；
缓和区，所述缓和区设置在所述第一漂移层的所述第二表面的一部分中，具有距所述第一表面的距离LA，并且具有第二导电类型；
第二漂移层，所述第二漂移层具有与所述第二表面相接触的第三表面和与所述第三表面相反的第四表面，并且具有所述第一导电类型，所述第一漂移层和所述第二漂移层形成漂移区，在所述漂移区中掩埋有所述缓和区，所述第二漂移层具有杂质浓度NB，满足NB＞NA；
体区，所述体区设置在所述第二漂移层的所述第四表面上，并且具有所述第二导电类型；
源区，所述源区设置在所述体区上，所述源区通过所述体区与所述漂移区分开，并且具有所述第一导电类型；
第二电极，所述第二电极电连接到所述源区；
栅极绝缘膜，所述栅极绝缘膜包括在所述体区上的使所述源区和所述第二漂移层相互连接的部分；以及
栅电极，所述栅电极设置在所述栅极绝缘膜上。
2.根据权利要求1所述的碳化硅半导体器件，其中，所述第三表面具有距所述第四表面的距离LB，并且满足LA＞LB。
3.根据权利要求2所述的碳化硅半导体器件，其中，满足LA＞2·LB。
4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中，满足LA＞5μm。
5.根据权利要求1至4中的任一项所述的碳化硅半导体器件，其中，所述缓和区具有剂量DR，并且满足LA·NA＜DR。
6.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中
设置沟槽使其具有通过所述源区和所述体区延伸到所述第二漂移层中并且与所述第一漂移层分开的侧壁表面，并且
所述栅电极布置在所述侧壁表面上，所述栅极绝缘膜插入在所述栅电极和所述侧壁表面之间。
7.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中
设置平坦表面使其具有由所述源区、所述体区和所述第二漂移层中的每一个构成的部分，并且与所述第二漂移层的所述第四表面平行，并且
所述栅电极布置在所述平坦表面上，所述栅极绝缘膜插入在所述栅电极和所述平坦表面之间。
CN201480008388.8A 2013-03-11 2014-01-24 碳化硅半导体器件 Pending CN105190899A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013047790A JP2014175518A (ja) 2013-03-11 2013-03-11 炭化珪素半導体装置
JP2013-047790 2013-03-11
PCT/JP2014/051468 WO2014141754A1 (ja) 2013-03-11 2014-01-24 炭化珪素半導体装置

Publications (1)

Publication Number Publication Date
CN105190899A true CN105190899A (zh) 2015-12-23

Family

ID=51486739

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480008388.8A Pending CN105190899A (zh) 2013-03-11 2014-01-24 碳化硅半导体器件

Country Status (5)

Country Link
US (1) US8952393B2 (zh)
JP (1) JP2014175518A (zh)
CN (1) CN105190899A (zh)
DE (1) DE112014001221T5 (zh)
WO (1) WO2014141754A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731894A (zh) * 2017-09-02 2018-02-23 西安交通大学 一种带浮空区的低导通电阻碳化硅igbt器件与制备方法
CN107742646A (zh) * 2017-09-21 2018-02-27 北京世纪金光半导体有限公司 一种具有掩埋悬浮结的碳化硅平面栅mosfet器件元胞结构
CN108172609A (zh) * 2017-12-22 2018-06-15 北京世纪金光半导体有限公司 具有周边深沟槽保护环和接地环的碳化硅悬浮结mosfet器件
CN116259647A (zh) * 2022-09-06 2023-06-13 北京智慧能源研究院 一种半导体功率器件及其制备方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US9824464B2 (en) 2014-08-11 2017-11-21 Corel Corporation Methods and systems for generating graphical content through physical system modelling
JP6658257B2 (ja) * 2016-04-22 2020-03-04 住友電気工業株式会社 炭化珪素半導体装置
US10861931B2 (en) * 2016-12-08 2020-12-08 Cree, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
WO2019008884A1 (ja) * 2017-07-04 2019-01-10 住友電気工業株式会社 炭化珪素半導体装置
JP6397553B1 (ja) * 2017-10-25 2018-09-26 東芝機械株式会社 転写装置
JP6981890B2 (ja) * 2018-01-29 2021-12-17 ルネサスエレクトロニクス株式会社 半導体装置
JP7161043B2 (ja) * 2019-05-22 2022-10-25 ローム株式会社 ＳｉＣ半導体装置
DE112020006240T5 (de) * 2019-12-20 2022-10-06 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
JP7643833B2 (ja) * 2020-02-13 2025-03-11 株式会社デンソー スイッチング素子

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963807A (en) * 1995-07-20 1999-10-05 Fuji Electric Co., Ltd. Silicon carbide field effect transistor with increased avalanche withstand capability
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
JP2001274395A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体デバイス及びその製造方法
US20090200559A1 (en) * 2008-02-13 2009-08-13 Denso Corporation Silicon carbide semiconductor device including deep layer
CN102859697A (zh) * 2011-04-01 2013-01-02 住友电气工业株式会社 碳化硅半导体器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3392665B2 (ja) 1995-11-06 2003-03-31 株式会社東芝 半導体装置
SE9704149D0 (sv) 1997-11-13 1997-11-13 Abb Research Ltd A semiconductor device of SiC and a transistor of SiC having an insulated gate
JP4189415B2 (ja) 2006-06-30 2008-12-03 株式会社東芝 半導体装置
JP4793390B2 (ja) * 2008-02-13 2011-10-12 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963807A (en) * 1995-07-20 1999-10-05 Fuji Electric Co., Ltd. Silicon carbide field effect transistor with increased avalanche withstand capability
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
JP2001274395A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体デバイス及びその製造方法
US20090200559A1 (en) * 2008-02-13 2009-08-13 Denso Corporation Silicon carbide semiconductor device including deep layer
CN102859697A (zh) * 2011-04-01 2013-01-02 住友电气工业株式会社 碳化硅半导体器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731894A (zh) * 2017-09-02 2018-02-23 西安交通大学 一种带浮空区的低导通电阻碳化硅igbt器件与制备方法
CN107731894B (zh) * 2017-09-02 2020-02-07 西安交通大学 一种带浮空区的低导通电阻碳化硅igbt器件与制备方法
CN107742646A (zh) * 2017-09-21 2018-02-27 北京世纪金光半导体有限公司 一种具有掩埋悬浮结的碳化硅平面栅mosfet器件元胞结构
CN108172609A (zh) * 2017-12-22 2018-06-15 北京世纪金光半导体有限公司 具有周边深沟槽保护环和接地环的碳化硅悬浮结mosfet器件
CN116259647A (zh) * 2022-09-06 2023-06-13 北京智慧能源研究院 一种半导体功率器件及其制备方法

Also Published As

Publication number Publication date
US8952393B2 (en) 2015-02-10
JP2014175518A (ja) 2014-09-22
US20140252374A1 (en) 2014-09-11
WO2014141754A1 (ja) 2014-09-18
DE112014001221T5 (de) 2016-01-07

Similar Documents

Publication Publication Date Title
CN104380472B (zh) 碳化硅半导体器件
CN105190899A (zh) 碳化硅半导体器件
JP6064614B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6171678B2 (ja) 炭化珪素半導体装置およびその製造方法
CN105074933B (zh) 碳化硅半导体器件及其制造方法
JP6075120B2 (ja) 炭化珪素半導体装置
CN109952656A (zh) 碳化硅半导体器件
WO2014199748A1 (ja) 炭化珪素半導体装置
CN105074930B (zh) 碳化硅半导体器件
US9299790B2 (en) Silicon carbide semiconductor device
CN104584220B (zh) 用于制造碳化硅半导体器件的方法
CN104854702B (zh) 碳化硅半导体器件及其制造方法
CN104321876A (zh) 用于制造碳化硅半导体器件的方法和碳化硅半导体器件
US8963234B2 (en) Semiconductor device
CN104541376A (zh) 碳化硅半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20151223