CN105183134A - 多内核微处理器的共享电源的分布式管理 - Google Patents

多内核微处理器的共享电源的分布式管理 Download PDF

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CN105183134A CN201510555362.1A CN201510555362A CN105183134A CN 105183134 A CN105183134 A CN 105183134A CN 201510555362 A CN201510555362 A CN 201510555362A CN 105183134 A CN105183134 A CN 105183134A
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Abstract

多内核微处理器的共享电源的分布式管理。微处理器提供分布式逻辑并结合用来指示与操作状态相关的电源，如所欲电压和频率比的方法，以共享微处理器电源资源，如一调压器模块(VRM)及锁相回路(PLL)。每个内核产生一数值来指示内核的一所欲操作状态。每个内核也从彼此共享可用资源的内核接收一对应值，并计算出一符合每个共享可用资源的内核的最小需求量的综合值。基于内核是否为了控制或调节可用资源而被选为一主要内核，每个内核更有条件地将此综合值从内核送到可用资源，无须使用任何在多个内核外部的主动逻辑电路，便可将综合值提供给可用共享资源。

Description

多内核微处理器的共享电源的分布式管理
本案是申请日为2011年12月22日、申请号为201110435144.6、发明名称为“多内核微处理器的共享电源的分布式管理”的发明专利申请的分案申请。
【相关申请案的参考文献】
本申请案优先权的申请是根据该美国专利临时申请案，案号：61/426，470，申请日：12/22/2010，名称为多内核内的旁路总线(MULTI-COREINTERNALBYPASSBUS)，该案整体皆纳入本申请参考。
本申请案与下列同在申请中的美国专利申请案有关，都具有相同的申请日，每一申请案整体皆纳入本申请参考。
技术领域
一般来说，本发明涉及多内核微处理器的领域，尤其涉及管理被多个内核共享的资源，如电压源及时钟源。
背景技术
时下微处理器降低功率消耗的主要方法是降低操作微处理器的频率和/或电压。有时候会需要微处理器的最大性能，如此微处理器就必须在最大电压和频率下操作，其他时候以较大的功率及频率来操作便足够了，因此许多时下微处理器能够在许多不同电压和/或频率下操作。熟知的进阶架构与电源接口标准(AdvancedConfigurationPowerInterface，ACPI)的规格通过定义代表用来操作一微处理器不同电压及频率的功率状态，称为“P状态(P-state)”，以方便操作系统直接管理电源。
由于许多时下的微处理器是多内核处理器，其为多个处理器内核来共享一或多个电源管理相关资源，所以进行电源管理的动作是很复杂的。例如，内核可共享电压资源和/或时钟资源。此外，包括一多内核处理器的计算机系统通常也包括一包括总线桥接器的芯片组，此总线桥接器用来将处理器总线桥接至系统的其他总线，如桥接至外围I/O总线，并包括一用来连接多内核处理器与一系统存储器的存储器控制器。芯片组可能会牵涉到各种电源管理动作，且可能需要在自身及多内核处理器间进行协调操作。
在早期设计中，芯片组被用来协调电源及温度控制。近几年，由AlonNaveh等人于2006年5月15日在英特尔技术期刊中发表的名称为“PowerandThermalManagementintheIntelCoreDuoProcessor”的论文公开了一电源及温度管理架构，其使用了一内核(off-core)外硬件协调逻辑(HardwareCoordinationLogic，HCL)，其位在芯片或平台的一个共享区中，并作为在芯片与平台上的各别内核与共享资源之间的一层。HCL控制ACPI的C状态与P状态两者的实作。具体来说，HCL追踪从两内核而来的P状态要求，并根据CPU是否在一温度控制状态，来计算出一高于或低于P状态要求的CPU层级目标操作点。
在上述公开的架构中，HCL为在内核外部的集中式非内核逻辑电路，其代表所有内核来进行电源管理，包括进行电源状态管理。集中式非内核逻辑电路的方式可能会有缺失，尤其在必须将HCL如同内核般放置在相同芯片上的情况下，其可能由于芯片尺寸过大而严重影响良率，这种情况对在芯片上包括许多内核的架构更为严重。
发明内容
在一方面，本发明提供一种具有分布式逻辑的微处理器，用来对微处理器指示一所欲电压操作状态。微处理器包含多个芯片，每个芯片包含多个内核。
每个内核产生一第一电压辨识码(VID)数值，其指示内核的一所欲VID。每个内核也从自身芯片中的其余内核接收第一VID数值，并产生一第二VID数值，其为芯片中所有内核的最大第一VID数值。此外，每个内核提供第二VID数值给微处理器的每个其余芯片的至少一个内核，并从微处理器的每个其余芯片的至少一个内核接收第二VID数值，且产生一第三VID数值，其为微处理器的所有第二VID数值的最大者。
微处理器也包含用来耦接微处理器至一调压器模块(Voltage，RegulatorModule,VRM)的一电压辨识码(VID)输入的引脚，调压器模块基于VID输入值来提供一电压以驱动微处理器。如果内核是微处理器的一主要内核，则每个内核提供第三VID数值给引脚。
在另一方面，在该多个内核外部皆无须任何主动逻辑电路之下，由微处理器产生一VID输入值。如果内核不是微处理器的一主要内核，则每个内核提供一零值给引脚。从主要内核而来的第三VID数值以及从非主要内核而来的零值会以线路同时OR起来，以产生作为结果的VID输入值给VRM。
在另一方面，微处理器包含一基板，其上安置有多个芯片。用来将第二VID数值传送到微处理器的各芯片之间的芯片间线路(inter-diewires)设置在基板上，芯片间线路包含多个在微处理器的芯片之间的串行接口。此外，每个芯片包含用来将第一VID数值传送到芯片的各内核之间的内核间线路(inter-corewires)。
在另一方面，本发明提出一种具有分布式逻辑的多芯片微处理器，用来对微处理器的每个芯片指示所欲频率操作状态。每个芯片包含多个内核以及一锁相回路(PLL)。PLL具有一频率比输入值，其中PLL产生一内核时钟信号来供给芯片中的每个内核。内核时钟信号具有一频率，其为微处理器基于频率比输入值所收到的一总线时钟信号的频率比。每个内核产生一第一频率比值，用来指示内核的所欲的频率比。每个内核也使用能将第一频率比值传送到芯片各内核之间的内核间线路，以从自身芯片中的其余内核接收第一频率比值，并产生一第二频率比值，其为芯片中所有内核的最大第一频率比值。如果内核是芯片的一主要内核，则每个内核提供第二频率比值至PLL，而如果内核不是芯片的一主要内核，则提供一零值。从主要内核而来的第二频率比值以及从非主要内核而来的零值会以线路同时OR起来，以产生作为结果的频率比输入值给PLL。微处理器可在该多个内核外部皆无限任何主动逻辑电路之下，产生PLL频率比输入值。
在另一方面，本发明提出一种使用分布式逻辑的方法，用来指示一具有多个芯片的微处理器的一所欲电压操作状态，其中每个芯片包含多个内核以及用来耦接微处理器至一VRM之一VID输入值的引脚，此VRM基于VID输入值来供应一电压以驱动微处理器。每个内核产生一用来指示内核的所欲VID的第一VID数值，并从自身芯片中的其余内核接收第一VID数值，且产生一第二VID数值，其为芯片中所有内核的最大第一VID数值。每个内核也提供第二VID数值给微处理器的每个其余芯片的至少一个内核，并从微处理器的每个其余芯片的至少一个内核接收第二VID数值且产生一第三VID数值，其为微处理器的所有第二VID数值的最大者。如果内核是微处理器的一主要内核，则每个内核也提供第三VID数值给引脚，否则提供一零值给引脚。
在另一方面，本发明提出一种使用分布式逻辑以对一多芯片微处理器的每个多内核芯片指示所欲频率操作状态的方法。每个内核产生一指示内核的所欲频率比的第一频率比值，并从自身芯片中的其余内核接收第一频率比值且产生一第二频率比值，其为芯片中所有内核的最大第一频率比值。如果内核是芯片的主要内核，则每个内核依据所要求的频率比输出来提供第二频率比值给PLL，否则提供一零值给PLL。每个内核各自提供所要求频率比输出会在芯片上以线路同时OR起来，以产生一作为结果的频率比输入值给PLL。藉此，在无须任何内核外部主动逻辑电路之下，微处理器可产生每个PLL频率比输入值。
附图说明
图1为一实施例中，耦接至一个调压器模块的多内核微处理器的计算机系统方块图。
图2为一实施例中，结合图1的多内核处理器的每个内核的分布式逻辑的方块图，用来对微处理器产生一组VID数值。
图3为一实施例中，多内核微处理器的计算机系统方块图，其中多内核微处理器耦接每个芯片的内核至各别芯片的PLL。
图4为一实施例中，结合在图3的多内核处理器的每个内核的分布式逻辑的方块图，用来对内核的可用芯片产生一要求频率比。
【主要元件符号说明】
100计算机系统
102多内核微处理器
104芯片
106内核
108输入垫、输出垫
112内核间通信线路
116，416熔丝
118芯片间通信线路
122，VID产生逻辑
124管线
156引脚
158调压器模块
322频率比要求产生逻辑
444锁相回路
202，212，216，302，316多工器
204，214，304比较器
222，224移位寄存器
具体实施方式
这里描述的是一种使用分布式逻辑的系统及方法，用来在一多内核处理器上管理功率状态，尤其是电压和频率状态，此分布式逻辑设置并复制于每个内核上。在叙述每个说明详细实施例的图示之前，以下通常先介绍本发明的可应用概念。
如同在此所使用，一多内核处理器通常是指一个包含多个能被启动的实体内核的处理器，其中每个实体内核被配置来撷取、解码、并执行遵照一指令集架构的指令。一般来说，多内核处理器通过一被所有内核共享的系统总线来耦接至一芯片组，此芯片组提供存取外围总线到各个装置。
多内核处理器的内核可封装在一或多个包括多个内核的芯片中，如申请于12/22/2010，第61/426，470号，标题为“Multi-CoreProcessorInternalBypassBus”及其同时申请的正式申请案(CNTR.2503)所述，其在此合并参考。如同其中所提，一典型的芯片是一片半导体晶圆，其被切成一个单一实体，且通常具有至少一组实体I/O接触垫。例如，有些双内核芯片具有两组I/O接触垫，各别用于每个内核。其他双内核芯片具有一组共享于两个内核之间的I/O接触垫，有些四内核芯片具有两组I/O接触垫，每个用于两组中的两内核。也可能有多种配置方式。
此外，一多内核处理器也提供一承载多个芯片的封装体。“封装体”为一个上面有设置芯片的基板。“封装体”通过一芯片组耦接至一处理器总线，并提供一组引脚，用来连接至一主机板及关联的处理器总线。封装体的基板包括连线网络或布线，其将芯片的引脚连接至封装体的共享引脚。
如上所述，使用内核外部但内建于芯片内部的主动硬件协调逻辑(HCL)来实现功率状态，很可能会造成更复杂、较不对称、且低产量的芯片设计以及扩充上的困难。使用芯片组本身来进行每种必要的协调虽是可行的替代方案，但需要每个内核去控制系统总线，以传递一可用值给芯片组，这样将导致特定资源被密集使用的问题。为了克服这些方式的缺点，本发明实施例利用在多内核处理器内核之间的边带连线及被动逻辑，来产生用来控制供应给多内核处理器或其组成内核的电压和/或频率的数值。边带连线并未连结至封装体的外围引脚，因此它们既不传送信号至封装体、也不通过系统总线来交换通信。又，从每个内核传来的相关输出信号会馈入被动逻辑，用来产生有关的综合数值，其用来控制共享在微处理器内核之间的相关电压及频率产生资源。
例如，如CNTR.2503所述，每个芯片可在芯片内核间提供旁路总线，这些旁路总线并未连结至芯片的实体引脚，因此它们不会传送信号至双内核芯片的外部。它们也在内核之间提供增进质量的信号，以达到无须使用系统总线，便能使内核彼此通信或协调的目的。此外，如申请于12/22/2010，第61/426，470号，标题为“DecentralizedPowerManagementDistributedAmongMultipleProcessorCores”及其同时申请的正式申请案(CNTR.2527)所述，其在本案被合并参考，一封装体可在一封装芯片之间提供芯片间通信线。如CNTR.2527所述，芯片间通信线的实作可能在每个芯片上需要至少一个额外的输出接触垫。然而，本发明实施例的实作能比依靠内核外部的HCL或其他主动式内核外部的逻辑来协调内核的实作具较少成本及更大扩充性。
现在来看图1和图3，为一实施例的一包括一多内核微处理器102的计算机系统100的方块图。多内核微处理器102包含两个半导体芯片104，其配置成一单一的四内核微处理器封装体，芯片104表示芯片0和芯片1，每个芯片104包括两个处理内核106。在芯片0中的内核106表示为内核0和内核1，而在芯片1中的内核106表示为内核2和内核3。为了促进内核间的分布式电源管理协调动作，每个芯片便在自身芯片之间提供了内核间通信线路112。
每个内核包括一个处理如一指令快取、一指令撷取单元、一分支预测单元、一指令译码器或解码器、微码、一寄存器配置表、通用和特殊寄存器、一数据快取、保留站、执行单元、一重排序缓冲区、及一指令引退单元等元件的管线124。在各种方面下，内核106可与CNTR.2527中描述的内核相似。
芯片104架设在封装体102的一基板上。基板包括连线网络(或简称“线路”)或布线。布线连接芯片104的接触垫至封装体102的引脚，并互相连接芯片104的接触垫。基板也包括定义芯片间通信线路118的布线，其与芯片104互连来促进内核106之间的通信，以进行分布式电源管理协调动作。尤其是，芯片间通信线路118提供来连接不同内核106的输入接触垫108及输出接触垫108。在图1的实施例中，经由芯片间通信线路118，内核0的输出接触垫108耦接至内核2的输入接触垫108，且内核2的输出接触垫108耦接至内核0的输入接触垫108；而经由芯片间通信线路118，内核1的输出接触垫108耦接至内核3的输入接触垫108，且内核3的输出接触垫108耦接至内核1的输入接触垫108。
为了区别可能由内核间通信线路112与芯片间通信线路118进行的内核间协调动作，这里便介绍了“伙伴(pal)”及“同伴(buddy)”的关系用字。用字“伙伴”用来指在相同芯片104上的内核106，其经由内核间通信线路112来彼此通信(以下详述)；如此，在图1的实施例中，内核0和内核1为伙伴，且内核2和内核3为伙伴。用字“同伴”在这里用来指在不同芯片104上的互补内核106，其经由芯片间通信线路118来彼此通信(以下详述)；如此，在图1的实施例中，内核0和内核2为同伴，且内核1和内核3为同伴。
请注意如这里定义的关系用字微妙地与CNTR.2527中一般定义的相同关系用字不同。在那里的“同伴”通常是指芯片主控之间的关系。而这里的“同伴”是指内核之间的所有关系，这些内核可能是或不是芯片主控，并以芯片间通信线路118来连接，且这些内核被配置来在芯片间通信线路118上引发信号，以达到这里描述的协调目的。
多内核微处理器102可用来支持一操作系统指令，以回应工作量、使用者输入、或其他事件来切换成各种操作点，包含不同的电压和频率设定(如熟知的P状态或效能状态、如通过一MWAIT指令)。此外，微处理器本身可侦测出事件并有效地对其回应来改变自己的操作点，如降低功率消耗和/或增加效能。
特别如图1所示，多内核微处理器102耦接至一调压器模块(VRM)158，其提供一电源输入154给多内核微处理器102。在本实施例中，VRM是一个被所有内核共享的资源。多内核微处理器102提供了一个控制VRM158的电压ID(VID)信号152，以在电源输入154上提供所欲电压电平。在一实施例中，VID152是一个能够定义高达128种不同电压电平的7位元信号。通过调整VID152，多内核微处理器102便能动态改变自己的功率消耗程度，相较于其他因素之下，多内核微处理器102消耗的电量为电压输入154的一个函数。
特别如图3所示，多内核微处理器102也包括两个锁相回路(PLL)444，分别在芯片0及芯片1上。每个PLL444产生一内核时钟信号442，其提供给每个共享此PLL444的内核106。通过调整自己的操作频率，多内核微处理器102可动态地改变自己的效能程度，因为相较于其他因素之下，多内核微处理器102每秒完成的指令数量为自身频率的一个函数。典型地，当操作频率增加时，操作电压154也会增加以确保适当的操作；相反地，当频率降低时，电压154可能会降低以节省电力。
每个内核包括用于产生综合VID及频率比信号的分布式逻辑，以控制共享的VRM和PLL。在下面段落中，首先描述用于产生一综合VID以控制VRM的逻辑，之后再描述用于产生综合频率比信号以控制PLL的逻辑。
每个内核106包括耦接至管线124的VID产生逻辑122。首先，VID产生逻辑122接收一my-core-vid信号132，其指示了内核106需要的VID数值。在一实施例中，内核106的微码将内核106的VID数值写入内核106的一个控制寄存器中，其中此VID数值经由my-core-vid信号132提供给VID产生逻辑122。
接下来集中在与“伙伴”或相同芯片上的内核的VID协调，VID产生逻辑122接收一个pal-vid信号134，其指示了内核106的伙伴内核106需要的VID数值。VID产生逻辑122也经由内核间通信线路112提供my-core-vid信号132给自己的伙伴内核106，亦即变成将pal-vid信号134输入到伙伴内核106。VID产生逻辑122从这些值中计算出一综合VID数值，其为所有相关内核的最大的VID数值。
接着集中在“同伴”之间的VID协调，在每个内核106具有对自身芯片104决定综合VID数值之后，便经由芯片间通信线路118以串行方式将自身芯片104的综合VID数值传到自己的同伴内核106。尤其是，VID产生逻辑122提供一my-die-vid-serial信号138给内核106的一输出接触垫108，用来指示芯片104的综合VID数值。每个内核106的VID产生逻辑122随后从内核106的一输入接触垫108接收一buddy-vid-serial信号136。buddy-vid-serial信号136指示了内含同伴内核106的芯片104的综合VID数值。再次重申，芯片104的综合VID数值是芯片104上的所有内核106的最大的VID数值，且从同伴内核106收到的综合VID数值是内含同伴内核106的芯片104上的所有内核106的最大的VID数值。
在讨论对四内核微处理器封装体产生一综合VID数值之前，须注意多内核微处理器102具有一指定的主要内核106。所指定的主要内核唯一经授权来引发能控制VRM158的VID数值。在一实施例中，每个内核106包括一组态熔丝116。芯片104的制造业者可选择性地烧断此组态保险丝116，如此其中一个内核106便被指定为主要内核，而其余内核106皆不是。熔丝116在一fuse-do-not-drive信号上提供了自身数值。
在其他实施例中，可用一可编程内部寄存器或组态存储逻辑，用来取代熔丝116或耦接在熔丝116与VID产生逻辑122之间，以指示了一内核的主要内核辨识码。例如，系统固件可随后写入一可用内部寄存器来撤销预设的熔丝116数值，以动态地配置主要内核106，如申请于12/22/2010，第61/426，470号，标题为“DynamicandSelectiveCoreDisablementinaMulti-CoreProcessor”及其同时申请的正式申请案(CNTR.2536)所述，其在此合并做参考。在该案中，VID产生逻辑122完全支持一种指定一先前未被指定成主要内核的内核为主要内核或临时主要内核的组态，或是支持从一内核移除这样的指定的组态。
接着集中于一综合VID数值的产生，VID产生逻辑122从熔丝116接收fuse-do-not-drive信号154(或从其他内部辨识码指定逻辑接收一等效信号)。VID产生逻辑122随后计算出多内核微处理器102的综合VID数值，其为在多内核微处理器102上所有内核106的最大的VID数值。
附带一提，每一个别的my-core-vidVID数值至少有一部分可以是内核运作的频率的函数。在一实施例中，每个芯片104能够在不同的频率下运作，且在另一实施例中，每个内核106能够在不同的频率下运作。如上所述，一内核106可运作的每个频率通常联想到一提供给内核106的对应最小电压电平，以确保内核106在此频率下适当的运作。于是，多内核微处理器102的所有内核106共享了同一个电压电平154，在一实施例中，对多内核微处理器102的综合VID数值是所有内核106所需要的最大VID数值，以确保适当的运作，这是由图2所详述的分布式内核106的VID产生逻辑122所共同完成的。
接着，根据内核106是否为了VRM协调和/或控制而被指定为主要内核，VID产生逻辑122有条件地对封装体发出如pkg-vid信号142的综合VID数值到内核106的VID接触垫108。如图2的详述内容，如果内核106未被指定为主要内核，这样将引发一个包含零值falsepkg-vid信号142到VID接触垫108上。
接下来集中于传送一综合VID数值到VRM，多内核微处理器封装体102提供具有各别VID信号152的VID引脚156到VRM。此外，每个内核的VID接触垫108通过封装基板布线144来耦接封装体的各别VID引脚156。在一实施例中，在封装体基板上的每组VID接触垫108的VID布线144会以线路同时OR起来。
现在参考图2，其为根据本发明的图1的VID产生逻辑122的详细方块图。VID产生逻辑122包括一个两输入多工器202及一个两输入比较器204，每个都在各自的数据输入端接收了my-core-vid信号132及pal-vid信号134。比较器204比较my-core-vid信号132及pal-vid信号134，并产生一信号来控制多工器202以选择两输入的较大者，其被多工器202在自己的输出端作为my-die-vid信号232。于是，my-die-vid信号232便是内核106及其伙伴内核106的综合VID数值。
my-core-vid信号132提供给一移位寄存器222的并行数据输入端。当如此管理时，移位寄存器222便在my-die-vid-serial信号138上串行方式将my-die-vid信号232移到内核106的输出垫108。于是，内核106便经由输出接触垫108以串行方式将自身芯片104的综合VID数值传到自己的同伴内核106。
相反地，内核106在buddy-vid-serial信号136上经由自己的输入接触垫114以串行方式接收包含自己的同伴内核106的芯片104的综合VID数值到一第二移位寄存器224的输入端。移位寄存器224输出将已接收的buddy-vid-serial信号136以行样式(如，7位元值)输出为buddy-vid信号234。
一个第二两输入多工器212及一个第二两输入比较器214的每一个都在各自的数据输入端接收了my-die-vid信号232及buddy-vid信号234。比较器204比较my-die-vid信号232及buddy-vid信号234，并产生一信号来控制多工器212以选择两输入的较大者，其被多工器202在自己的输出端作为VID数值信号246。于是，VID数值246便是在多内核微处理器102中的所有内核106的综合VID数值。
一个第三两输入多工器216在一输入端接收VID数值246并在另一输入端接收零248。fuse-do-not-drive信号154控制了多工器216。如果fuse-do-not-drive信号154为假(false)，则多工器216从输入端选择VID数值246来作为pkg-vid142上的输出；否则，多工器216便选择零248，如此将经由VID接触垫108发出零到VID信号144上，并致能多内核微处理器102的主要内核106来引发真的综合VID数值到VID引脚156以及VRM上。于是，除非内核106发出自己的VID数值给VID接触垫108、VID引脚156及VRM158，则由内核106产生的综合pkg-vid142值将会是零。
因为所配置的封装体基板将每个内核106传来的pkg-vid142信号以线路同时OR起来，且因为由任何已知内核106提供的pkg-vid142信号皆会是零(除非内核106是主要内核)，所以多内核微处理器102会一直提供一个真的综合VID数值给VRM。
在图2的实施例中，虽然VID产生逻辑122的功能是使用如多工器、比较器和布林逻辑闸等特定装置来进行，但可理解也可使用其他组合和连续逻辑电路来进行相同功能。
如上所述，在一实施例中，每个芯片104也能在一个与另一个芯片104所运作的频率独立的频率下运作。在这样的实施例中，在一芯片104上的伙伴内核106会与另一个芯片通信，且每个内核106包括如图3所示的频率比要求产生逻辑322，以计算一芯片综合时钟比值342(指图3的die-freq342)，一芯片104的主要内核106便发送芯片综合时钟比值342给此芯片104的一个共享的锁相回路(PLL)444，其产生一共同内核时钟信号442给芯片104的每个内核106，如图3的多内核微处理器102所示。在这样的实施例中，配置了频率比要求产生逻辑322来选择最新的要求频率，而不是最大的所欲频率。
现在参考图3，为根据本发明之一包括一多内核微处理器102的计算机系统100的方块示意图。系统100类似于图1的系统100；不过，现在将说明两者的不同之处。图3显示一个在芯片0中且被内核0和内核1共享的PLL444，以及一个在芯片2中且被内核2和内核3共享的PLL444。每个PLL444产生一个内核时钟信号442，其提供给每个共享PLL444的内核106。内核时钟信号442的频率为芯片104的每个内核106的die-freq342(讨论如下)通过OR运算的结果的函数。
每个内核106提供用来接收一my-core-freq信号332的频率比要求产生逻辑322，此my-core-freq信号332指示内核106所要求的频率比值(即，所欲的总线时钟对内核时钟信号442的频率比值)。在一实施例中，内核106的微码将内核106所欲的频率比值写入内核106的一控制寄存器，其中控制寄存器经由my-core-freq信号332提供给频率比要求产生逻辑322。
为了与自己的伙伴内核106进行协调，频率比要求产生逻辑322经由内核间通信线路112提供my-core-freq信号332给自己的伙伴内核106，my-core-freq信号332变成了给伙伴内核106的pal-freq输入334。在对称的方式中，频率比要求产生逻辑322也接收一个pal-freq信号334，其指示内核106的伙伴内核106需要的频率比值。
频率比要求产生逻辑322随后综合了芯片104的频率比值。在一实施例中，芯片104的综合频率比值为在芯片104上的所有内核106的最大的频率比值，且在另一实施例中，芯片104的综合频率比值为最新的要求频率比。
根据内核106是否为了控制PLL而被指定为一主要内核的目的，频率比要求产生逻辑322可有条件地经由一die-freq信号342将芯片104的综合频率比值提供给PLL444。如果内核106没有为了控制PLL而被指定为芯片104的主要内核，则发出一个假的且包含零的die-freq信号142给PLL444，其亦如关于图4的详细叙述。
图3显示一组态熔丝416用以在内核106为了控制PLL的目的被指定为一主要内核时，指示频率比要求产生逻辑322之用。熔丝416(或这里描述的替代逻辑)在一fuse-do-not-drive-freq信号354上提供其值给频率比要求产生逻辑322。
在一实施例中，芯片104的制造业者可选择性地烧断组态熔丝416，如此一芯片104的其中一个内核106便为了频率控制的目的而被指定为主要内核(作为电压控制的目的而指定的主要内核可以是不同的内核)，而其余内核106皆不是。在一实施例中，与图1相关说明一致，可用一可编程内部寄存器或组态存储逻辑，用来取代熔丝116或耦接在熔丝116与VID产生逻辑122之间，以指示一内核关于控制PLL的主要内核辨识码。频率比要求产生逻辑322可完全支持一种指定一先前未被指定成主要内核的内核为主要内核或临时主要内核的组态，或是支持从一内核移除这样的指定的组态。
在一实施例中，在芯片104上的每个内核106的die-freq信号342会以线路同时OR起来，且其结果会提供给共享的PLL444。因为芯片将从每个内核106收到的die-freq信号342以线路同时OR起来，且因为任何已知内核106提供的die-freq信号342皆为零(除非内核106是主要内核)，所以芯片104会一直提供一个真的综合频率比值给PLL444。
现在参考图4，说明了频率比要求产生逻辑322，其用于协调每个芯片104的内核106的要求频率，以控制芯片104的一个共享PLL。频率比要求产生逻辑322包括一个两输入多工器302及一个两输入比较器304，每个都在各自的数据输入端接收了my-core-freq信号332及pal-freq信号334。比较器304比较my-core-freq信号332及pal-freq信号334，并产生一信号来控制多工器302以选择两输入的较大者，其被多工器302在自己的输出端作为my-die-freq信号333。于是，my-die-freq信号333便是内核106及其伙伴内核106的综合频率比值。
一个第二两输入多工器316在一输入端接收my-die-freq信号333并在另一输入端接收零348。fuse-do-not-drive-freq信号354控制了多工器316。如果fuse-do-not-drive-freq信号354为假(false)，则多工器316选择输入的my-die-freq信号333的频率比值来作为die-freq342上的输出；否则，多工器216便选择零348，如此将发出零到die-freq信号342上，并致能芯片104的主要内核106来引发真的综合频率比值到共享的PLL444上。于是，除非内核106发出自己的频率比值给PLL444，则由内核106产生的综合die-freq342数值将会是零。
在图4的实施例中，虽然频率比要求产生逻辑322的功能是使用如多工器、比较器和布林逻辑闸等特定装置来进行，但可理解也可使用其他组合和连续逻辑电路来进行相同功能。
又，须注意内核的实施例可包括用来协调共享PLL444的控制的频率比要求产生逻辑322以及用来协调共享VRM158的控制的VID产生逻辑122，其未显示于图4中。
此外，本发明可应用在许多种类的微处理器组态的对应实施例，例如在CNTR.2527中所述，本发明也可应用在可重组的微处理器的对应实施例，例如在CNTR.2536中所述。
尽管本发明描述各种实施例，但不以公开者为限，本领域技术人员皆可依据需求修改本发明所公开的实施例，然所有不脱离本发明精神的变更仍应包含在后续的专利范围中。例如，软件可致能功能、架构、模块、模拟、描述和/或测试上述各装置、方法。通过使用一般程序语言(如C，C++)、硬件描述语言(hardwaredescriptionlanguages，HDL)，包括Verilog硬件描述语言(VHDL)等，或其他可用的程序，来实现本发明所述的软件。这样的软件可存储于任何已知的计算机可用的存储介质，如磁带(magnetictape)、半导体、磁盘(magneticdisk)、或光盘(opticaldisc)(例如CD-ROM，DVD-ROM等)、网络、有线/无线或其他通信媒体。这里描述的装置及方法的实施例可包括在一半导体智能内核(semiconductorintellectualpropertycore)中，如一微处理器内核(例如内嵌于硬件描述语言中)，且可转成硬件形式，以生产于集成电路上。此外，本发明所述的装置及方法可微硬件和软件的组合。因此，本发明不应以公开者为限，只应依照所附权利要求书及其等效者来定义。具体来说，本发明可实作在一能使用于一般用途计算机中的微处理器中。最后，本领域技术人员在不超过本发明的申请专利范围的领域下，便可使用所公开的概念及特定实施例为基础来设计或修改其他架构，以实现本发明的相同用途。

Claims (10)

1.一种微处理器，包含：
多个芯片，每个芯片包含：
多个内核，包含一管线；及
一锁相回路PLL，具有一频率比输入值，其中该PLL产生一内核时钟信号来供给该芯片中的该多个内核的每一个，其中该内核时钟信号具有一频率，其对应于该微处理器基于该频率比输入值所收到的一总线时钟信号的频率比；
其中，该多个内核的每一个的该管线产生一第一频率比值，其指示该内核的所要求的频率比，并从该芯片中的其余内核接收该第一频率比值，以及产生一第二频率比值，其为该芯片中所有内核的第一频率比值的最大者；
其中，如果该内核是该芯片的一主要内核，则该内核提供该第二频率比值至该PLL，而如果该内核不是该芯片的该主要内核，则提供一零值。
2.如权利要求1所述的微处理器，其中从主要内核而来的该第二频率比值以及从非主要内核而来的该零值执行OR运算以产生作为结果的该频率比输入值给该PLL。
3.如权利要求1所述的微处理器，其中该多个内核的每一个包含：
一熔丝，指示该内核是否为该芯片的主要内核。
4.如权利要求1所述的微处理器，其中该多个内核的每一个包含：
内核间布线，用来将该第一频率比值传送到该芯片的该多个内核之间。
5.如权利要求1所述的微处理器，其中该微处理器便产生该频率比输入值，无须使用任何在该多个内核外部的主动逻辑电路。
6.一种用来操作一具有多个芯片的微处理器的方法，其中这些芯片的每一个包含多个内核以及一具有一频率比输入值的锁相回路PLL，其中该PLL产生一内核时钟信号来供给该芯片中的该多个内核的每一个，其中该内核时钟信号具有一频率，其对应于该微处理器基于该频率比输入值所收到的一总线时钟信号的频率比，该方法包含：
该多个内核的每一个的管线产生一第一频率比值，其指示该内核的所要求的频率比；
该多个内核的每一个从该芯片中的其余内核接收该第一频率比值；
该多个内核的每一个产生一第二频率比值，其为该芯片中所有内核的第一频率比值的最大者；及
如果该内核是该芯片的一主要内核，则该内核提供该第二频率比值至该PLL，否则提供一零值给该PLL。
7.如权利要求6所述的方法，还包含：
将从主要内核而来的该第二频率比值以及从非主要内核而来的该零值执行OR运算，以产生一作为结果的频率比输入值给该PLL。
8.如权利要求6所述的方法，其中该多个内核的每一个包含：
经由该多个内核的每一个的一熔丝来指示该内核是否为该芯片的主要内核。
9.如权利要求6所述的方法，还包含：
经由内核间布线将该第一频率比值传送到该芯片的该多个内核之间。
10.如权利要求6所述的方法，其中该微处理器便产生该频率比输入值无须使用任何在该多个内核外部的主动逻辑电路。
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