TWI519941B - 多核心微處理器之共享電源的分散式管理 - Google Patents

Description

多核心微處理器之共享電源的分散式管理

本申請案優先權之申請係根據該美國專利申請案，案號：14/143,666，申請日：12/30/2013，名稱為多核心微處理器之共享電源的分散式管理（DISTRIBUTED MANAGEMENT OF A SHARED POWER SOURCE TO A MULTI-CORE MICROPROCESSOR），其為申請號：13/299,225、申請日：11/17/2011、名稱為多核心微處理器之共享電源的分散式管理（DISTRIBUTED MANAGEMENT OF A SHARED POWER SOURCE TO A MULTI-CORE MICROPROCESSOR）之美國專利申請案的分案。再者，申請號為13/299,225之美國專利申請案優先權之申請係根據該美國專利臨時申請案，案號：61/426,470，申請日：12/22/2010，名稱為多核心內之旁路匯流排（MULTI-CORE INTERNAL BYPASS BUS），該案整體皆納入本案參考。

本申請案與下列同在申請中之美國專利申請案有關，都具有相同的申請日，每一申請案整體皆納入本案參考。

一般來說，本發明係關於多核心微處理器之領域，特別是關於管理被多個核心共享的資源，如電壓源及時脈源。

時下微處理器降低功率消耗的主要方法是降低操作微處理器的頻率及/或電壓。有時候會需要微處理器的最大性能，如此微處理器就必須在最大電壓和頻率下操作，其他時候以較大的功率及頻率來操作便足夠了，因此許多時下微處理器能夠在許多不同電壓及/或頻率下操作。熟知的進階架構與電源界面標準(Advanced Configuration Power Interface，ACPI)之規格經由定義代表用來操作一微處理器不同電壓及頻率之功率狀態，稱為”P狀態(P-state)”，以方便作業系統直接管理電源。

由於許多時下的微處理器是多核心處理器，其為多個處理器核心來共享一或多個電源管理相關資源，所以進行電源管理的動作是很複雜的。例如，核心可共享電壓資源及/或時脈資源。此外，包括一多核心處理器的計算機系統通常也包括一包括匯流排橋接器的晶片組，此匯流排橋接器係用來將處理器匯流排橋接至系統的其他匯流排，如橋接至周邊I/O匯流排，並包括一用來連接多核心處理器與一系統記憶體的記憶體控制器。晶片組可能會牽涉到各種電源管理動作，且可能需要在自身及多核心處理器間進行協調操作。

在早期設計中，晶片組被用來協調電源及溫度控制。近幾年，由Alon Naveh等人於2006年5月15日在英特爾技術期刊中發表的名稱為”Power and Thermal Management in the Intel Core Duo Processor”之論文揭露了一電源及溫度管理架構，其使用了一核心外(off-core)硬體協調邏輯(Hardware Coordination Logic, HCL)，其位在晶片或平台的一個共享區中，並作為在晶片與平台上的各別核心與共享資源間的一層。HCL控制ACPI的C狀態與P狀態兩者的實作。具體來說，HCL追蹤從兩核心而來的P狀態要求，並根據CPU是否在一溫度控制狀態，來計算出一高於或低於P狀態要求的CPU層級目標操作點。

在上述揭露的架構中，HCL為在核心外部的集中式非核心邏輯電路，其代表所有核心來進行電源管理，包括進行電源狀態管理。集中式非核心邏輯電路的方式可能會有缺失，尤其在必須將HCL如同核心般放置在相同晶片上的情況下，其可能由於晶片尺寸過大而嚴重影響良率，這種情況對在晶片上包括許多核心的架構更為嚴重。

在一方面，本發明係提供一種具有分散式邏輯的微處理器，用來對微處理器指示一所欲電壓操作狀態。微處理器包含複數個晶片，每個晶片包含複數個核心。

每個核心產生一第一電壓辨識碼(Voltage Identifier, VID)數值，其指示核心的一所欲VID。每個核心也從自身晶片中的其餘核心接收第一VID數值，並產生一第二VID數值，其為晶片中所有核心的最大第一VID數值。此外，每個核心提供第二VID數值給微處理器的每個其餘晶片之至少一個核心，並從微處理器的每個其餘晶片之至少一個核心接收第二VID數值且產生一第三VID數值，其為微處理器的所有第二VID數值之最大者。

微處理器也包含用來耦接微處理器至一調壓器模組(Voltage, Regulator Module, VRM)的一電壓辨識碼輸入之接腳，調壓器模組係基於VID輸入值來提供一電壓以驅動微處理器。如果核心是微處理器的一主要核心，則每個核心提供第三VID數值給接腳。

在另一方面，在該複數個核心外部皆無須任何主動邏輯電路之下，由微處理器產生一VID輸入值。如果核心不是微處理器的一主要核心，則每個核心提供一零值給接腳。從主要核心而來的第三VID數值以及從非主要核心而來的零值會以線路同時OR起來，以產生作為結果的VID輸入值給VRM。

在另一方面，微處理器包含一基板，其上安置有複數個晶片。用來將第二VID數值傳送到微處理器的各晶片之間的晶片間線路(inter-die wires)係設置在基板上，晶片間線路包含複數個在微處理器的晶片之間的串列介面。此外，每個晶片包含用來將第一VID數值傳送到晶片的各核心之間的核心間線路(inter-core wires)。

在另一方面，本發明提出一種具有分散式邏輯的多晶片微處理器，用來對微處理器的每個晶片指示所欲頻率操作狀態。每個晶片包含複數個核心以及一鎖相迴路(PLL)。PLL具有一頻率比輸入值，其中PLL產生一核心時脈信號來供給晶片中的每個核心。核心時脈信號具有一頻率，其為微處理器基於頻率比輸入值所收到的一匯流排時脈信號之頻率比。每個核心產生一第一頻率比值，用來指示核心的所欲之頻率比。每個核心也使用能將第一頻率比值傳送到晶片各核心之間的核心間線路，以從自身晶片中的其餘核心接收第一頻率比值，並產生一第二頻率比值，其為晶片中所有核心的最大第一頻率比值。如果核心是晶片的一主要核心，則每個核心提供第二頻率比值至PLL，而如果核心不是晶片的主要核心則提供一零值。從主要核心而來的第二頻率比值以及從非主要核心而來的零值會以線路同時OR起來，以產生作為結果的頻率比輸入值給PLL。微處理器可在該複數個核心外部皆無須任何主動邏輯電路之下，產生PLL頻率比輸入值。

在另一方面，本發明提出一種使用分散式邏輯之方法，用來指示一具有複數個晶片之微處理器的一所欲電壓操作狀態，其中每個晶片包含複數個核心以及用來耦接微處理器至一VRM之一VID輸入值的接腳，此VRM係基於VID輸入值來供應一電壓以驅動微處理器。每個核心產生一用來指示核心的所欲VID之第一VID數值，並從自身晶片中的其餘核心接收第一VID數值，且產生一第二VID數值，其為晶片中所有核心的最大第一VID數值。每個核心也提供第二VID數值給微處理器的每個其餘晶片之至少一個核心，並從微處理器的每個其餘晶片之至少一個核心接收第二VID數值且產生一第三VID數值，其為微處理器的所有第二VID數值之最大者。如果核心是微處理器的一主要核心，則每個核心也提供第三VID數值給接腳，否則提供一零值給接腳。

在另一方面，本發明提出一種使用分散式邏輯，以對一多晶片微處理器的每個多核心晶片指示所欲頻率操作狀態之方法。每個核心產生一指示核心的所欲頻率比之第一頻率比值，並從自身晶片中的其餘核心接收第一頻率比值且產生一第二頻率比值，其為晶片中所有核心的最大第一頻率比值。如果核心是晶片的主要核心，則每個核心依據所要求之頻率比輸出來提供第二頻率比值給PLL，否則提供一零值給PLL。每個核心各自提供所要求頻率比輸出會在晶片上以線路同時OR起來，以產生一作為結果的頻率比輸入值給PLL。藉此，在無須任何核心外部主動邏輯電路之下，微處理器可產生每個PLL頻率比輸入值。

這裡描述的是一種使用分散式邏輯的系統及方法，用來在一多核心處理器上管理功率狀態，尤其是電壓和頻率狀態，此分散式邏輯係設置並複製於每個核心上。在敘述每個說明詳細實施例的圖示之前，以下通常先介紹本發明的可應用概念。

如同在此所使用，一多核心處理器通常是指一個包含複數個能被啟動的實體核心之處理器，其中每個實體核心係配置來擷取、解碼、並執行遵照一指令集架構的指令。一般來說，多核心處理器係藉由一被所有核心共享之系統匯流排來耦接至一晶片組，此晶片組提供存取周邊匯流排到各個裝置。

多核心處理器的核心可封裝在一或多個包括多個核心的晶片中，如申請於12/22/2010，第61/426,470號，標題為”Multi-Core Processor Internal Bypass Bus”及其同時申請的正式申請案(CNTR.2503)所述，其於此合併參考。如同其中所提，一典型的晶片是一片半導體晶圓，其被切成一個單一實體，且通常具有至少一組實體I/O接觸墊，例如，有些雙核心晶片具有兩組I/O接觸墊，各別用於每個核心。其他雙核心晶片具有一組共享於兩個核心之間的I/O接觸墊，有些四核心晶片具有兩組I/O接觸墊，每個用於兩組中的兩核心。也可能有多種配置方式。

此外，一多核心處理器也提供一承載多個晶片的封裝體。”封裝體”為一個上面有設置晶片的基板。”封裝體”係藉由一晶片組耦接至一處理器匯流排，並提供一組接腳，用來連接至一主機板及關聯的處理器匯流排。封裝體的基板包括連線網路或佈線，其將晶片的接腳連接至封裝體的共享接腳。

如上所述，使用核心外部但內建於晶片內部的主動硬體協調邏輯(HCL)來實現功率狀態，很可能會造成更複雜、較不對稱、且低產量的晶片設計以及擴充上的困難。使用晶片組本身來進行每種必要的協調雖是可行的替代方案，但需要每個核心去控制系統匯流排，以傳遞一可用數值給晶片組，這樣將導致特定資源被密集使用的問題。為了克服這些方式的缺點，本發明實施例係利用在多核心處理器核心之間的邊帶連線及被動邏輯，來產生用來控制供應給多核心處理器或其組成核心的電壓及/或頻率之數值。邊帶連線並未連結至封裝體的周邊接腳，因此它們既不傳送信號至封裝體外部、也不透過系統匯流排來交換通訊。又，從每個核心傳來的相關輸出信號會饋入被動邏輯，用來產生有關的綜合數值，其用來控制共享在微處理器核心之間的相關電壓及頻率產生資源。

例如，如CNTR.2503所述，每個晶片可在晶片的核心間提供旁路匯流排，這些旁路匯流排並未連結至晶片的實體接腳，因此它們不會傳送信號至雙核心晶片的外部。它們也在核心之間提供增進品質的信號，以達到無須使用系統匯流排，便能使核心彼此通訊或協調之目的。此外，如申請於12/22/2010，第61/426,470號，標題為”Decentralized Power Management Distributed Among Multiple Processor Cores,”及其同時申請的正式申請案(CNTR.2527)所述，其於本案被合併參考，一封裝體可在一封裝晶片之間提供晶片間通訊線。如CNTR.2527所述，晶片間通訊線的實作可能在每個晶片上需要至少一個額外的輸出接觸墊。然而，本發明實施例的實作能比依靠核心外部的HCL或其他主動式核心外部的邏輯來協調核心的實作具較少成本及更大擴充性。

現在來看第一圖和第三圖，係為一實施例之一包括一多核心微處理器102的計算機系統100之方塊圖。多核心微處理器102包含兩個半導體晶片104，其配置成一單一的四核心微處理器封裝體，晶片104係表示為晶片0和晶片1，每個晶片104包括兩個處理核心106。在晶片0中的核心106係表示為核心0和核心1，而在晶片1中的核心106係表示為核心2和核心3。為了促進核心間的分散式電源管理協調動作，每個晶片便在自身晶片之間提供了核心間通訊線路112。

每個核心包括一個處理如一指令快取、一指令擷取單元、一分支預測單元、一指令譯碼器或解碼器、微碼、一暫存器配置表、通用和特殊暫存器、一資料快取、保留站、執行單元、一重排序緩衝區、及一指令引退單元等元件的管線124。在各種方面下，核心106可與CNTR.2527中描述的核心相似。

晶片104係架設在封裝體102的一基板上。基板包括連線網路(或簡稱”線路”)或佈線。佈線連接晶片104的接觸墊至封裝體102的接腳，並互相連接晶片104的接觸墊。基板也包括定義晶片間通訊線路118的佈線，其與晶片104互連來促進核心106之間的通訊，以進行分散式電源管理協調動作。尤其是，晶片間通訊線路118係提供來連接不同核心106的輸入接觸墊108及輸出接觸墊108。在第一圖的實施例中，經由晶片間通訊線路118，核心0的輸出接觸墊108係耦接至核心2的輸入接觸墊108，且核心2的輸出接觸墊108係耦接至核心0的輸入接觸墊108；而經由晶片間通訊線路118，核心1的輸出接觸墊108係耦接至核心3的輸入接觸墊108，且核心3的輸出接觸墊108係耦接至核心1的輸入接觸墊108。

為了區別可能由核心間通訊線路112與晶片間通訊線路118進行的核心間協調動作，這裡便介紹了”夥伴(pal)”及”同伴(buddy)”的關係用字。用字”夥伴”係用來指在相同晶片104上的核心106，其經由核心間通訊線路112來彼此通訊(以下詳述)；如此，在第一圖的實施例中，核心0和核心1為夥伴，且核心2和核心3為夥伴。用字”同伴”在這裡係用來指在不同晶片104上的互補核心106，其經由晶片間通訊線路118來彼此通訊(以下詳述)；如此，在第一圖的實施例中，核心0和核心2為同伴，且核心1和核心3為同伴。

請注意如這裡定義的關係用字微妙地與CNTR.2527中一般定義的相同關係用字不同。在那裡的”同伴”通常是指晶片主控之間的關係。而這裡的”同伴”是指核心之間的所有關係，這些核心可能是或不是晶片主控，並以晶片間通訊線路118來連接，且這些核心係配置來在晶片間通訊線路118上引發信號，以達到這裡描述的協調目的。

多核心微處理器102可用來支援一作業系統指令，以回應工作量、使用者輸入、或其他事件來切換成各種操作點，包含不同的電壓和頻率設定(如熟知的P狀態或效能狀態、如透過一MWAIT指令)。此外，微處理器本身可偵測出事件並有效地對其回應來改變自己的操作點，如降低功率消耗及/或增加效能。

特別如第一圖所示，多核心微處理器102係耦接至一調壓器模組(VRM)158，其提供一電源輸入154給多核心微處理器102。在本實施例中，VRM係一個被所有核心共享的資源。多核心微處理器102提供了一個控制VRM 158的電壓ID(VID)信號152，以在電源輸入154上提供所欲電壓位準。在一實施例中，VID 152係一個能夠定義高達128種不同電壓位準的7位元信號。藉由調整VID 152，多核心微處理器102便能動態改變自己的功率消耗程度，相較於其他因素之下，多核心微處理器102消耗的電量係為電壓輸入154的一個函數。

特別如第三圖所示，多核心微處理器102也包括兩個鎖相迴路(PLL)444，分別在晶片0及晶片1上。每個PLL 444產生一核心時脈信號442，其提供給每個共享此PLL 444的核心106。藉由調整自己的操作頻率，多核心微處理器102可動態地改變自己的效能程度，因為相較於其他因素之下，多核心微處理器102每秒完成的指令數量係為自身頻率的一個函數。典型地，當操作頻率增加時，操作電壓 154也會增加以確保適當的操作；相反地，當頻率降低時，電壓 154可能會降低以節省電力。

每個核心包括用於產生綜合VID及頻率比信號的分散式邏輯，以控制共享的VRM和PLL。在下面段落中，首先描述用於產生一綜合VID以控制VRM的邏輯，之後再描述用於產生綜合頻率比信號以控制PLL的邏輯。

每個核心106包括耦接至管線124的VID產生邏輯122。首先，VID產生邏輯122接收一my-core-vid信號132，其指示了核心106需要的VID數值。在一實施例中，核心106的微碼將核心106的VID數值寫入核心106的一個控制暫存器中，其中此VID數值係經由my-core-vid信號132提供給VID產生邏輯122。

接下來集中在與”夥伴”或相同晶片上之核心的VID協調，VID產生邏輯122接收一個pal-vid信號134，其指示了核心106之夥伴核心106需要的VID數值。VID產生邏輯122也經由核心間通訊線路112提供my-core-vid信號132給自己的夥伴核心106，亦即變成將pal-vid信號134輸入到夥伴核心106。VID產生邏輯122從這些值中計算出一綜合VID數值，其為所有相關核心的最大之VID數值。

接著集中在”同伴”之間的VID協調，在每個核心106具有對自身晶片104決定綜合VID數值之後，便經由晶片間通訊線路118以串列方式將自身晶片104的綜合VID數值傳到自己的同伴核心106。尤其是，VID產生邏輯122提供一my-die-vid-serial信號138給核心106的一輸出接觸墊108，用來指示晶片104的綜合VID數值。每個核心106的VID產生邏輯122隨後從核心106的一輸入接觸墊108接收一buddy-vid-serial信號136。buddy-vid-serial信號136指示了內含同伴核心106之晶片104的綜合VID數值。再次重申，晶片104的綜合VID數值是晶片104上的所有核心106之最大的VID數值，且從同伴核心106收到的綜合VID數值是內含同伴核心106之晶片104上的所有核心106之最大的VID數值。

在討論對四核心微處理器封裝體產生一綜合VID數值之前，須注意多核心微處理器102具有一指定的主要核心106。所指定的主要核心係唯一經授權來引發能控制VRM 158的VID數值。在一實施例中，每個核心106包括一組態鎔絲116，晶片104的製造業者可選擇性地燒斷此組態鎔絲116，如此其中一個核心106便被指定為主要核心，而其餘核心106皆不是。鎔絲116在一fuse-do-not-drive信號上提供了自身數值。

在其他實施例中，可用一可程式化內部暫存器或組態儲存邏輯，用來取代鎔絲116或耦接在鎔絲116與VID產生邏輯122之間，以指示了一核心的主要核心辨識碼。例如，系統韌體可隨後寫入一可用內部暫存器來撤銷預設的鎔絲116數值，以動態地配置主要核心106，如申請於12/22/2010，第61/426,470號，標題為” Dynamic and Selective Core Disablement in a Multi-Core Processor,”及其同時申請的正式申請案(CNTR.2536)所述，其於此合併做參考。在該案中，VID產生邏輯122完全支援一種指定一先前未被指定成主要核心的核心為主要核心或臨時主要核心之組態，或是支援從一核心移除這樣的指定之組態。

接著集中於一綜合VID數值的產生，VID產生邏輯122從鎔絲116接收fuse-do-not-drive信號154(或從其他內部辨識碼指定邏輯接收一等效信號)。VID產生邏輯122隨後計算出多核心微處理器102的綜合VID數值，其為在多核心微處理器102上所有核心106的最大之VID數值。

附帶一提，每一個別的my-core-vid VID數值至少有一部份可以是核心運作之頻率的函數。在一實施例中，每個晶片104能夠在不同的頻率下運作，且在另一實施例中，每個核心106能夠在不同的頻率下運作。如上所述，一核心106可運作的每個頻率通常聯想到一提供給核心106的對應最小電壓位準，以確保核心106在此頻率下適當的運作。於是，多核心微處理器102的所有核心106共享了同一個電壓位準154，在一實施例中，對多核心微處理器102的綜合VID數值是所有核心106所需要的最大VID數值，以確保適當的運作，這是由第二圖所詳述的分散式核心106的VID產生邏輯122所共同完成的。

接著，根據核心106是否為了VRM協調及/或控制而被指定為主要核心，VID產生邏輯122有條件地對封裝體發出如pkg-vid信號142的綜合VID數值到核心106的VID接觸墊108。如第二圖的詳述內容，若核心106未被指定為主要核心，這樣將引發一個包含零值false pkg-vid信號142到VID接觸墊108上。

接下來集中於傳送一綜合VID數值到VRM，多核心微處理器封裝體102提供具有各別VID信號152的VID接腳156到VRM。此外，每個核心的VID接觸墊108係藉由封裝體基板佈線144來耦接封裝體的各別VID接腳156。在一實施例中，在封裝體基板上的每組VID接觸墊108之VID佈線144會以線路同時OR起來。

現在參考第二圖，其為根據本發明之第一圖的VID產生邏輯122之詳細方塊圖。VID產生邏輯122包括一個兩輸入多工器202及一個兩輸入比較器204，每個都在各自的資料輸入端接收了my-core-vid信號132及pal-vid 信號134。比較器204比較my-core-vid信號132及pal-vid信號 134，並產生一信號來控制多工器202以選擇兩輸入的較大者，其被多工器202在自己的輸出端作為my-die-vid信號232。於是，my-die-vid信號232便是核心106及其夥伴核心106的綜合VID數值。

my-core-vid信號132係提供給一移位暫存器222的平行資料輸入端。當如此管理時，移位暫存器222便在my-die-vid-serial信號138上串列式地將my-die-vid信號232移到核心106的輸出接觸墊108。於是，核心106便經由輸出接觸墊108以串列方式地將自身晶片104的綜合VID數值傳到自己的同伴核心106。

相反地，核心106在buddy-vid-serial信號136上經由自己的輸入接觸墊114以串列方式接收包含自己的同伴核心106之晶片104的綜合VID數值到一第二移位暫存器224的輸入端。移位暫存器224輸出將已接收之buddy-vid-serial信號136以平行樣式(如，7位元值)輸出為buddy-vid信號234。

一個第二兩輸入多工器212及一個第二兩輸入比較器214之每一者都在各自的資料輸入端接收了my-die-vid信號232及buddy-vid信號234。比較器204比較my-die-vid信號232及buddy-vid信號234，並產生一信號來控制多工器212以選擇兩輸入的較大者，其被多工器202在自己的輸出端作為VID數值信號246。於是，VID數值246便是在多核心微處理器102中之所有核心106的綜合VID數值。

一個第三兩輸入多工器216在一輸入端接收VID數值246並在另一輸入端接收零248。fuse-do-not-drive信號154控制了多工器216。若fuse-do-not-drive信號154為假(false)，則多工器216從輸入端選擇VID數值246來作為pkg-vid 142上的輸出；否則，多工器216便選擇零248，如此將經由VID接觸墊108發出零到VID信號144上，並致能多核心微處理器102的主要核心106來引發真的綜合VID數值到VID接腳156以及VRM上。於是，除非核心106發出自己的VID數值給VID接觸墊108、VID接腳156及VRM 158，則由核心106產生的綜合pkg-vid 142值將會是零。

因為所配置的封裝體基板將每個核心106傳來的pkg-vid 142信號以線路同時OR起來，且因為由任何已知核心106提供的pkg-vid 142信號皆會是零(除非核心106是主要核心)，所以多核心微處理器102會一直提供一個真的綜合VID數值給VRM。

在第二圖的實施例中，雖然VID產生邏輯122的功能是使用如多工器、比較器和布林邏輯閘等特定裝置來進行，但可理解也可使用其他組合和連續邏輯電路來進行相同功能。

如上所述，在一實施例中，每個晶片104也能在一個與另一個晶片104所運作之頻率獨立的頻率下運作。在這樣的實施例中，在一晶片104上的夥伴核心106會與另一個晶片通訊，且每個核心106包括如第三圖所示之頻率比要求產生邏輯322，以計算一晶片綜合時脈比值342(指第三圖的die-freq 342)，一晶片104的主要核心106便發送晶片綜合時脈比值342給此晶片104的一個共享的鎖相迴路(PLL)444，其產生一共同核心時脈信號442給晶片104的每個核心106 ，如第三圖的多核心微處理器102所示。在這樣的實施例中，配置了頻率比要求產生邏輯322來選擇最新的要求頻率，而不是最大的所欲頻率。

現在參考第三圖，係為根據本發明之一包括一多核心微處理器102的計算機系統100的方塊示意圖。系統100係類似於第一圖的系統100；不過，現在將說明兩者的不同之處。第三圖顯示一個在晶片0中且被核心0和核心1共享的PLL 444，以及一個在晶片2中且被核心2和核心3共享的PLL 444。每個PLL 444產生一個核心時脈信號442，其提供給每個共享PLL 444的核心106。核心時脈信號442的頻率係為晶片104之每個核心106的die-freq 342(討論如下)藉由OR運算之結果的函數。

每個核心106提供用來接收一my-core-freq信號332的頻率比要求產生邏輯322，此my-core-freq信號332係指示核心106所要求的頻率比值(即，所欲之匯流排時脈對核心時脈信號442的頻率比值)。在一實施例中，核心106的微碼將核心106所欲之頻率比值寫入核心106的一控制暫存器，其中控制暫存器係經由my-core-freq信號332提供給頻率比要求產生邏輯322。

為了與自己的夥伴核心106進行協調，頻率比要求產生邏輯322經由核心間通訊線路112提供my-core-freq信號332給自己的夥伴核心106，my-core-freq信號332變成了給夥伴核心106的pal-freq 輸入334。在對稱的方式中，頻率比要求產生邏輯322也接收一個pal-freq信號334，其指示核心106之夥伴核心106需要的頻率比值。

頻率比要求產生邏輯322隨後綜合了晶片104的頻率比值。在一實施例中，晶片104的綜合頻率比值係為在晶片104上的所有核心106之最大的頻率比值，且在另一實施例中，晶片104的綜合頻率比值係為最新的要求頻率比。

根據核心106是否為了控制PLL而被指定為一主要核心之目的，頻率比要求產生邏輯322可有條件地經由一die-freq信號342將晶片104的綜合頻率比值提供給PLL 444。若核心106沒有為了控制PLL而被指定為晶片104的主要核心，則發出一個假的且包含零的die-freq信號142給PLL 444，其亦如關於第四圖的詳細敘述。

第三圖顯示一組態鎔絲416，用以在核心106為了控制PLL之目的被指定為一主要核心時，指示頻率比要求產生邏輯322之用。鎔絲416(或這裡描述的替代邏輯)係在一fuse-do-not-drive-freq信號354上提供其值給頻率比要求產生邏輯322。

在一實施例中，晶片104的製造業者可選擇性地燒斷組態鎔絲416，如此一晶片104的其中一個核心106便為了頻率控制的目的而被指定為主要核心(作為電壓控制之目的而指定的主要核心可以是不同的核心)，而其餘核心106皆不是。在一實施例中，與第一圖相關說明一致，可用一可程式化內部暫存器或組態儲存邏輯，用來取代鎔絲116或耦接在鎔絲116與VID產生邏輯122之間，以指示一核心關於控制PLL的主要核心辨識碼。頻率比要求產生邏輯322可完全支援一種指定一先前未被指定成主要核心的核心為主要核心或臨時主要核心之組態，或是支援從一核心移除這樣的指定之組態。

在一實施例中，在晶片104上之每個核心106的die-freq信號342會以線路同時OR起來，且其結果會提供給共享的PLL 444。因為晶片將從每個核心106收到的die-freq信號342以線路同時OR起來，且因為任何已知核心106提供的die-freq信號342皆為零(除非核心106是主要核心)，所以晶片104會一直提供一個真的綜合頻率比值給PLL 444。

現在參考第四圖，說明了頻率比要求產生邏輯322，其用於協調每個晶片104之核心106的要求頻率，以控制晶片104的一個共享PLL。頻率比要求產生邏輯322包括一個兩輸入多工器302及一個兩輸入比較器304，每個都在各自的資料輸入端接收了my-core-freq信號332及pal-freq信號 334。比較器304比較my-core-freq信號332及pal-freq信號 334，並產生一信號來控制多工器302以選擇兩輸入的較大者，其被多工器302在自己的輸出端作為my-die-freq信號333。於是，my-die-freq信號333便是核心106及其夥伴核心106的綜合頻率比值。

一個第二兩輸入多工器316在一輸入端接收my-die-freq信號333並在另一輸入端接收零348。fuse-do-not-drive-freq信號354控制了多工器316。若fuse-do-not-drive-freq信號354為假(false)，則多工器316選擇輸入的my-die-freq信號333之頻率比值來作為die-freq 342上的輸出；否則，多工器216便選擇零348，如此將發出零到die-freq信號342上，並致能晶片104的主要核心106來引發真的綜合頻率比值到共享的PLL 444上。於是，除非核心106發出自己的頻率比值給PLL 444，則由核心106產生的綜合die-freq 342數值將會是零。

在第四圖的實施例中，雖然頻率比要求產生邏輯322的功能是使用如多工器、比較器和布林邏輯閘等特定裝置來進行，但可理解也可使用其他組合和連續邏輯電路來進行相同功能。

又，須注意核心的實施例可包括用來協調共享PLL 444之控制的頻率比要求產生邏輯322、以及用來協調共享VRM 158之控制的VID產生邏輯122，其未顯示於第四圖中。

此外，本發明可應用在許多種類的微處理器組態之對應實施例，例如在CNTR.2527中所述，本發明亦可應用在可重組之微處理器的對應實施例，例如在CNTR.2536中所述。

儘管本發明描述各種實施例，但不以揭露者為限，任何熟習電腦相關技術領域者，皆可依據需求修改本發明所揭露之實施例，然所有不脫離本發明精神之變更仍應包含在後續的專利範圍中。例如，軟體可致能功能、架構、模組、模擬、描述且/或測試上述各裝置、方法。藉由使用一般程式語言(如 C, C++)、硬體描述語言(hardware description languages，HDL)，包括Verilog硬體描述語言(VHDL)等，或其他可用之程式，來實現本發明所述之軟體。這樣的軟體可儲存於任何已知的電腦可用之儲存媒體，如磁帶(magnetic tape)、半導體、磁碟(magnetic disk)、或光碟(optical disc)(例如CD-ROM, DVD-ROM等)、網路、有線/無線或其他通訊媒體。這裡描述的裝置及方法之實施例可包括在一半導體智能核心(semiconductor intellectual property core)中，如一微處理器核心(例如內嵌於硬體描述語言中)，且可轉成硬體形式，以生產於積體電路上。此外，本發明所述之裝置及方法可微硬體和軟體的組合。因此，本發明不應以揭露者為限，只應依照接下來的申請專利範圍及其等效者來定義。具體來說，本發明可實作在一能使用於一般用途電腦中的微處理器中。最後，熟習技藝者在不超過本發明之申請專利範圍的領域下，便可使用所揭露之概念及特定實施例為基礎來設計或修改其他架構，以實現本發明的相同用途。

100．．．計算機系統

102．．．多核心微處理器

104．．．晶片

106．．．核心

108．．．輸入接觸墊、輸出接觸墊

112．．．核心間通訊線路

116,416．．．鎔絲

118．．．晶片間通訊線路

122．．．VID產生邏輯

124．．．管線

156．．．接腳

158．．．調壓器模組

322．．．頻率比要求產生邏輯

444．．．鎖相迴路

202,212,216,302,316．．．多工器

204,214,304．．．比較器

222,224．．．移位暫存器

第一圖為一實施例中，耦接至一個調壓器模組的多核心微處理器之計算機系統方塊圖。 第二圖為一實施例中，結合第一圖多核心處理器的每個核心的分散式邏輯之方塊圖，用來對微處理器產生一組VID數值。 第三圖為一實施例中，多核心微處理器之計算機系統方塊圖，其中多核心微處理器係耦接每個晶片的核心至各別晶片的PLL。 第四圖為一實施例中，結合在第三圖多核心處理器的每個核心的分散式邏輯之方塊圖，用來對核心的可用晶片產生一要求頻率比。

100．．．計算機系統

102．．．多核心微處理器

104．．．晶片

106．．．核心

108．．．輸入接觸墊、輸出接觸墊

112．．．核心間通訊線路

116．．．鎔絲

118．．．晶片間通訊線路

122．．．VID產生邏輯

124．．．管線

156．．．接腳

158．．．調壓器模組

Claims (16)

1. 一種微處理器，包含：複數個晶片，每個該些晶片包含：複數個核心；及一鎖相迴路(PLL)，具有一頻率比輸入值，其中該PLL產生一核心時脈信號來供給該晶片中的該複數個核心之每一者，其中該核心時脈信號具有一頻率，其為該微處理器基於該頻率比輸入值所收到的一匯流排時脈信號與該頻率比輸入值之乘積；其中，該些核心之每一者產生一第一頻率比值，其指示該核心的所欲頻率比，並從自己的該晶片中的其餘該些核心接收該第一頻率比值，以及產生一第二頻率比值，其為該晶片中所有該些核心的該些第一頻率比值之最大者；其中，如果該核心是該晶片的一主要核心，則該些核心之每一者提供該第二頻率比值至該PLL，而如果該核心不是該晶片的該主要核心，則提供一零值。
2. 如申請專利範圍第1項所述之微處理器，其中從該主要核心而來的該第二頻率比值以及從非該主要核心而來的該零值係連線OR(wire-OR)起來以產生作為結果的該頻率比輸入值給該PLL。
3. 如申請專利範圍第1項所述之微處理器，其中該些核心之每一者包含：一鎔絲，指示該核心是否為該晶片的該主要核心。
4. 如申請專利範圍第1項所述之微處理器，其中該些核心之每一者包含：核心間佈線，用來將該第一頻率比值傳送到該晶片的該些核心之間。
5. 如申請專利範圍第1項所述之微處理器，其中該微處理器便產生該頻率比輸入值，無須使用任何在該複數個核心外部的主動邏輯電路。
6. 一種用來操作一具有複數個晶片之微處理器的方法，其中該些晶片之每一者包含複數個核心以及一具有一頻率比輸入值的鎖相迴路(PLL)，其中該PLL產生一核心時脈信號來供給該晶片中的該複數個核心之每一者，其中該核心時脈信號具有一頻率，其為該微處理器基於該頻率比輸入值所收到的一匯流排時脈信號與該頻率比輸入值之乘積，該方法包含：該些核心之每一者產生一第一頻率比值，其指示該核心的所欲頻率比；該些核心之每一者從該核心的該晶片中的其餘該些核心接收該第一VID數值；該些核心之每一者產生一第二頻率比值，其為該晶片的所有該些核心的該些第一頻率比值之最大者；及如果該核心是該晶片的一主要核心，則該些核心之每一者提供該第二頻率比值至該PLL，否則提供一零值給該PLL。
7. 如申請專利範圍第6項所述之方法，更包含：將從該主要核心而來的該第二頻率比值以及從非該主要核心而來的該零值連線OR(wire-OR)起來，以產生一作為結果的頻率比輸入值給該PLL。
8. 如申請專利範圍第6項所述之方法，其中該些核心之每一者包含：經由該些核心之每一者的一鎔絲來指示該核心是否為該晶片的該主要核心。
9. 如申請專利範圍第6項所述之方法，更包含：經由核心間佈線將該第一頻率比值傳送到該晶片的該些核心之間。
10. 如申請專利範圍第6項所述之方法，其中該微處理器便產生該頻率比輸入值無須使用任何在該複數個核心外部的主動邏輯電路。
11. 一種電腦程式產品，嵌入至少一非暫時轉態之電腦可讀取儲存媒體，用以供一計算裝置使用，該電腦程式產品包含：電腦可用程式碼，實現於該至少一非暫時轉態之電腦可讀取儲存媒體，用以指定一微處理器，該電腦可用程式碼包含：程式碼，用以定義複數個晶片，每個該些晶片包含：複數個核心；及一鎖相迴路(PLL)，具有一頻率比輸入值，其中該PLL產生一核心時脈信號來供給該晶片中的該複數個核心之每一者，其中該核心時脈信號具有一頻率，其為該微處理器基於該頻率比輸入值所收到的一匯流排時脈信號與該頻率比輸入值之乘積； 其中，該些核心之每一者產生一第一頻率比值，其指示該核心的所欲頻率比，並從自己的該晶片中的其餘該些核心接收該第一頻率比值，以及產生一第二頻率比值，其為該晶片中所有該些核心的該些第一頻率比值之最大者；其中，如果該核心是該晶片的一主要核心，則該些核心之每一者提供該第二頻率比值至該PLL，而如果該核心不是該晶片的該主要核心，則提供一零值。
12. 如申請專利範圍第11項所述之電腦程式產品，其中從該主要核心而來的該第二頻率比值以及從非該主要核心而來的該零值係連線OR(wire-OR)起來以產生作為結果的該頻率比輸入值給該PLL。
13. 如申請專利範圍第11項所述之電腦程式產品，其中該些核心之每一者包含：一鎔絲，指示該核心是否為該晶片的該主要核心。
14. 如申請專利範圍第11項所述之電腦程式產品，其中該些核心之每一者包含：核心間佈線，用來將該第一頻率比值傳送到該晶片的該些核心之間。
15. 如申請專利範圍第11項所述之電腦程式產品，其中該微處理器便產生該頻率比輸入值，無須使用任何在該複數個核心外部的主動邏輯電路。
16. 如申請專利範圍第11項所述之電腦程式產品，其中該至少一非暫時轉態之電腦可讀取儲存媒體為一磁碟、一光碟、一磁帶、一磁性儲存媒體、一光學儲存媒體或一電子儲存媒體。