CN105118782A - 具有突变隧穿结的ssoi隧穿场效应晶体管及制备方法 - Google Patents

具有突变隧穿结的ssoi隧穿场效应晶体管及制备方法 Download PDF

Info

Publication number
CN105118782A
CN105118782A CN201510555995.2A CN201510555995A CN105118782A CN 105118782 A CN105118782 A CN 105118782A CN 201510555995 A CN201510555995 A CN 201510555995A CN 105118782 A CN105118782 A CN 105118782A
Authority
CN
China
Prior art keywords
layer
ssoi
source region
preparation
photoetching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510555995.2A
Other languages
English (en)
Other versions
CN105118782B (zh
Inventor
李妤晨
张岩
徐大庆
张超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian University of Science and Technology
Original Assignee
Xian University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian University of Science and Technology filed Critical Xian University of Science and Technology
Priority to CN201510555995.2A priority Critical patent/CN105118782B/zh
Publication of CN105118782A publication Critical patent/CN105118782A/zh
Application granted granted Critical
Publication of CN105118782B publication Critical patent/CN105118782B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种具有突变隧穿结的SSOI隧穿场效应晶体管及制备方法，该制备方法包括:制备SSOI衬底；形成浅沟槽隔离；光刻形成漏区图形，带胶离子注入形成漏区；干法刻蚀形成源区沟槽；在源区沟槽内淀积Si材料并进行原位掺杂形成源区；在衬底上表面形成栅介质层和前栅极层，刻蚀形成前栅，在衬底下表面形成背栅极层，刻蚀形成背栅；光刻引线窗口，淀积金属，光刻引线，形成源/漏、前/背栅引线。本发明可有效的提高隧穿场效应晶体管的驱动电流并降低其亚阈斜率。

Description

具有突变隧穿结的SSOI隧穿场效应晶体管及制备方法
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种具有突变隧穿结的SSOI隧穿场效应晶体管及制备方法。
背景技术
集成电路(IntegratedCircuit,简称IC)技术遵循“Moore定律”的发展进入了纳米尺度，来自短沟道效应、寄生效应以及量子隧穿等问题的挑战使得传统的微电子器件技术越来越难以满足IC技术持续发展的要求，特别是日益严重的功耗问题，已经成为延续“Moore定律”的最大瓶颈。
隧穿场效应晶体管(TunnelingFieldEffectTransistor,简称TFET)采用带带隧穿物理机制，使其亚阈摆幅不受传统MOSFET亚阈摆幅极限值KT/q的限制，并且具有关态电流小，频率特性好以及静态功耗低等优势，被认为是延续“Moore定律”的重要途径。
目前Si基TFET面临着驱动电流小以及亚阈值斜率相对于理论值退化的问题，使其应用受到了限制。因此，提高其驱动电流及获得超低的亚阈值斜率成为Si基TFET亟待解决的问题。
发明内容
为了克服现有Si基TFET器件驱动电流小以及亚阈值斜率相对于理论值退化的问题，本发明提出一种具有突变隧穿结的SSOI隧穿场效应晶体管及制备方法。该器件有效提高器件驱动电流以及降低亚阈斜率，同时能有效的抑制双向导通特性。
具体地，本发明实施例提出的一种具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法，包括步骤：
步骤a、制备SSOI衬底，所述SSOI衬底依次包括底层Si、氧化物埋层和顶层应变Si；
步骤b、在所述顶层应变Si内形成浅沟槽隔离；
步骤c、在所述顶层应变Si表面的指定位置处光刻形成漏区图形，采用带胶离子注入工艺注入离子形成漏区；
步骤d、在所述顶层应变Si表面异于所述指定位置处采用干法刻蚀工艺形成源区沟槽；
步骤e、在所述源区沟槽内淀积Si材料，并同时进行原位掺杂形成源区，所述源区的掺杂浓度高于所述漏区的掺杂浓度；
步骤f、在所述顶层应变Si表面形成栅介质层和前栅极层，刻蚀形成前栅；在所述底层Si表面形成背栅极层，刻蚀形成背栅；
步骤g、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅引线，以形成所述具有突变隧穿结的SSOI隧穿场效应晶体管。
在本发明的一个实施例中，步骤a包括：
步骤a1、在一Si基片上外延生长渐变SiGe层、固定组分的弛豫SiGe层及应变Si层；
步骤a2、向所述应变Si层表面注入一定剂量的H离子，并与表面包括氧化层的另一Si基片进行键合，剥离处理，在所述另一Si基片上依次包括所述氧化层、所述应变Si层及所述弛豫SiGe层；
步骤a3、去除所述另一Si基片上的所述弛豫SiGe层及部分应变Si层形成所述SSOI衬底。
在本发明的一实施例中，步骤c包括：
步骤c1、利用光刻工艺在所述顶层应变Si表面的指定位置光刻形成所述漏区图形；
步骤c2、利用带胶离子注入方法在所述指定位置处注入离子以形成所述漏区；
步骤c3、去除光刻胶。
在本发明的一实施例中，步骤d包括：
步骤d1、在所述顶层应变Si表面形成保护层；
步骤d2、利用光刻工艺在所述保护层上形成隔离区图形；
步骤d3、利用干法刻蚀工艺在所述隔离区图形的位置处刻蚀所述保护层及所述顶层应变Si以形成所述源区沟槽。
在本发明的一实施例中，步骤(e)包括：
步骤e1、对所述源区沟槽进行平整化处理；
步骤e2、在所述源区沟槽内选择性外延生长所述Si材料，同时通入掺杂气体对所述Si材料进行原位掺杂形成所述源区。
在本发明的一实施例中，步骤f包括：
步骤f1、利用化学气相淀积方法在所述顶层应变Si表面淀积高K材料层，作为所述栅介质层；
步骤f2、利用化学气相淀积方法在所述栅介质层表面淀积多晶Si栅材料，作为所述前栅极层；
步骤f3、利用干法刻蚀工艺刻蚀所述栅介质层和所述前栅极层形成所述前栅；
步骤f4、利用化学气相淀积方法在所述底层Si表面淀积多晶Si栅材料，作为所述背栅极层；
步骤f5、利用干法刻蚀工艺刻蚀所述背栅极层形成背栅。
在本发明的一实施例中，所述栅介质层为铪基材料、Al2O3、La2O3、ZrO2或LaAlO中的任意一种。
此外，本发明另一实施例提出的一种具有突变隧穿结的SSOI隧穿场效应晶体管，由上述实施例的具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法制得。
本发明采用智能剥离技术制备SSOI衬底，其中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以提高，禁带宽度可以进一步减小，有助于隧穿几率的增大，进而提高TFET器件的性能；在漏区通过带胶离子注入工艺制备，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制隧穿场效应晶体管中的双极效应；源区通过刻蚀沟槽并选择性外延淀积填充的工艺制备，能够精确限定的隧穿结面积，同时采用原位掺杂，有助于形成陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，，可有效的提高器件驱动电流及降低亚阈斜率；
由上可知，本发明实施例制备的具有突变隧穿结的SSOI隧穿场效应晶体管，其SSOI衬底通过智能剥离技术制备，该结构中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以提高，禁带宽度可以进一步减小，有助于隧穿几率的增大，进而提高TFET器件的性能；其漏区通过带胶离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制隧穿场效应晶体管中的双极效应；其源区通过刻蚀沟槽并用选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的SSOI隧穿场效应晶体管采用双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法流程图；
图2a-图2h为本发明实施例的一种具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法示意图；
图3为本发明实施例的一种具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法流程示意图；以及
图4为本发明实施例的一种具有突变隧穿结的SSOI隧穿场效应晶体管的器件结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1，图1为本发明实施例的一种具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法流程图，该制备方法包括如下步骤：
步骤a、制备应变绝缘体上硅(StrainedSilicononInsulator,简称SSOI）衬底，SSOI衬底依次包括底层Si、氧化物埋层和顶层应变Si；
步骤b、在顶层应变Si内形成浅沟槽隔离；
步骤c、在顶层应变Si表面的指定位置处光刻形成漏区图形，采用带胶离子注入工艺注入离子形成漏区；
步骤d、在顶层应变Si表面异于指定位置处采用干法刻蚀工艺形成源区沟槽；
步骤e、在源区沟槽内淀积Si材料，并同时进行原位掺杂形成源区，源区的掺杂浓度高于漏区的掺杂浓度；
步骤f、在顶层应变Si表面形成栅介质层和前栅极层，刻蚀形成前栅；在底层Si表面形成背栅极层，刻蚀形成背栅；
步骤g、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅引线，以形成具有突变隧穿结的SSOI隧穿场效应晶体管。
具体地，步骤a包括：
步骤a1、在一Si基片上外延生长渐变SiGe层、固定组分的弛豫SiGe层及应变Si层；
步骤a2、向应变Si层表面注入一定剂量的H离子，并与表面包括氧化层的另一Si基片进行键合，剥离处理，在另一Si基片上依次包括氧化层、应变Si层及弛豫SiGe层；
步骤a3、去除另一Si基片上的弛豫SiGe层及部分应变Si层形成SSOI衬底。
具体地，步骤c包括：
步骤c1、利用光刻工艺在顶层应变Si表面的指定位置光刻形成漏区图形；
步骤c2、利用带胶离子注入方法在指定位置处注入离子以形成漏区；
步骤c3、去除光刻胶。
具体地，步骤d包括：
步骤d1、在顶层应变Si表面形成保护层；
步骤d2、利用光刻工艺在保护层上形成隔离区图形；
步骤d3、利用干法刻蚀工艺在隔离区图形的位置处刻蚀保护层及顶层应变Si以形成源区沟槽。
具体地，步骤e包括：
步骤e1、对源区沟槽进行平整化处理；
步骤e2、在源区沟槽内选择性外延生长Si材料，同时通入掺杂气体对Si材料进行原位掺杂形成源区。
具体地，步骤f包括：
步骤f1、利用化学气相淀积方法在顶层应变Si表面淀积高K材料层，作为栅介质层；
步骤f2、利用化学气相淀积方法在栅介质层表面淀积多晶Si栅材料，作为前栅极层；
步骤f3、利用干法刻蚀工艺刻蚀栅介质层和前栅极层形成前栅；
步骤f4、利用化学气相淀积方法在底层Si表面淀积多晶Si栅材料，作为背栅极层；
步骤f5、利用干法刻蚀工艺刻蚀背栅极层形成背栅。
具体地，栅介质层为铪基材料、Al2O3、La2O3、ZrO2或LaAlO中的任意一种。
本发明实施例制备的具有突变隧穿结的SSOI隧穿场效应晶体管，其SSOI衬底通过智能剥离技术制备，该结构中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以提高，禁带宽度可以进一步减小，有助于隧穿几率的增大，进而提高TFET器件的性能；其漏区通过离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制隧穿场效应晶体管中的双极效应；其源区通过刻蚀沟槽并用选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的SSOI隧穿场效应晶体管采用双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
另外，本发明所涉及的诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
实施例二
请参见图2a-图2h为本发明实施例的一种具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法示意图；本实施例以制备具有突变隧穿结的SSOI隧穿场效应晶体管为例说明，具体步骤如下：
(1)、制备SSOI衬底。如图2a所示，SSOI衬底包括顶层应变Si层101、氧化物埋层102例如二氧化硅层埋层，以及底层Si103。
(11)、在Si片上外延生长渐变SiGe层，然后再外延生长一层固定组分的弛豫SiGe层，最后外延生长应变Si层；
(12)、在该外延层中注入一定剂量的H离子，将其与另一覆盖有氧化层的Si片在超高真空环境中实现键合，将实现键合后的片子进行热处理，应变Si层、弛豫SiGe层转移到新的Si衬底上，然后剥离，退火；
(13)、将残留的弛豫SiGe层和部分应变Si层刻蚀掉，保留所需厚度的应变Si层，得到SSOI材料。
(2)、在SSOI衬底上形成浅槽隔离。如图2b，刻蚀SSOI衬底形成浅槽隔离201。具体过程为：
(21)、在SSOI衬底表面形成第一保护层；具体地，第一保护层包括第一二氧化硅(SiO2)层和第一氮化硅（Si3N4）层；则第一保护层的形成包括：在SSOI衬底表面生长二氧化硅(SiO2)以形成第一二氧化硅(SiO2)层；在第一二氧化硅(SiO2)层表面生长氮化硅（Si3N4）以形成第一氮化硅（Si3N4）层。这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅（Si3N4）的应力隔离，使其不能传导进顶层应变Si层，保证了顶层应变Si层性能的稳定；基于氮化硅（Si3N4）与Si在干法刻蚀时的高选择比，利用氮化硅（Si3N4）作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
(22)、利用光刻工艺在第一保护层上形成第一隔离区图形；
(23)、利用干法刻蚀工艺在第一隔离区图形的指定位置处刻蚀第一保护层及SSOI衬底以形成浅沟槽隔离槽。
(24)、淀积二氧化硅(SiO2)材料填充浅槽隔离槽，形成浅沟槽隔离201。其中，该浅沟槽隔离是由浅槽隔离(shallowtrenchisolation,简称STI)工艺技术实现的沟槽隔离。
(3)、带胶离子注入形成P型漏区301，如图2c所示。具体可以包括如下步骤：
(31)、利用光刻工艺形成漏区图形；
(32)、利用带胶离子注入的方法对漏区图形的指定位置处注入N型杂质以形成N型漏区301；
(33)、去除光刻胶；
(34)、利用退火工艺激活N型漏区中的杂质。
(4)、刻蚀形成P型沟槽，如图2d所示。具体地：
(41)、在SSOI衬底表面形成第二保护层。其中，第二保护层包括二氧化硅(SiO2)层和氮化硅（Si3N4）层；则第二保护层的形成包括：在SSOI衬底表面生成二氧化硅(SiO2)以形成二氧化硅(SiO2)层；在二氧化硅(SiO2)层表面生成氮化硅（Si3N4）以形成氮化硅（Si3N4）层。这样做的好处类似于第一保护层的作用，此处不再赘述；
(42)、利用光刻工艺在第二保护层上形成第二隔离区图形；
(43)、利用干法刻蚀工艺在第二隔离区图形的指定位置处刻蚀第二保护层及SSOI衬底以形成P型沟槽401。其中，P型沟槽的深度大于第三保护层厚度且小于第三保护层与SSOI衬底顶层应变硅层厚度之和，这样可实现隧穿结陡峭的掺杂浓度梯度和可控的隧穿结面积。
(5)、利用选择性单晶硅外延生长方法进行选择性外延生长，使其完全填充沟槽，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活，如图2e所示，形成高掺杂源区501。这样在形成P型有源区时可以形成杂质分布均匀、且高掺杂浓度的P区和陡峭的Pi结，以利于隧穿几率的提高。
(6)、形成前栅，如图2f所示。对于步骤(f)，具体为：
(61)、利用化学气相淀积的方法在衬底表面淀积高K材料层，作为器件的栅介质层601。的栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合；
(62)、利用化学气相淀积的方法在衬底表面淀积重掺杂的多晶硅栅材料602；
(63)、去除表面部分多晶硅和高K栅介质层，形成前栅。如图2f所示。
(7)、形成背栅，如图2g。具体为：
(71)、在SSOI衬底背面淀积金属；
(72)、光刻并去除背面部分金属，形成背栅701。
(8)、光刻引线孔，淀积金属，光刻引线，形成各极金属引线，如图2h所示。具体为：
(81)、在SSOI衬底表面及背面生成二氧化硅；
(82)、在源区、漏区、前栅区、背栅区上光刻引线孔；
(83)、淀积金属，光刻引线，形成源区金属引线801、漏区金属引线802、前栅区金属引线803、背栅区金属引线804。
实施例三
请参见图3，图3为本发明实施例的一种具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法流程示意图，以制备沟道长度45nm的具有突变隧穿结的N型SSOI隧穿场效应晶体管为例进行详细说明，具体步骤如下：
1、制备SSOI衬底
1.1外延生长。
利用选择性外延技术，在800℃至900℃的高温下在Si片上外延生长渐变SiGe层，通过动态调节外延生长过程中气相前驱物GeH4和SiH2Cl2的流速比来控制渐变SiGe层的Ge组分，使其从0增大至固定组分的弛豫SiGe层的Ge组分，然后再在800℃至900℃的高温下外延生长一层固定组分的弛豫Si1-xGex层，其中x在0.3至0.4之间，最后在400℃至500℃的低温下外延生长应变Si层，所生长的厚度不超过临界厚度；
1.2键合及剥离。
在该外延层中注入一定剂量的H离子，将其与另一覆盖有氧化层的Si片在超高真空环境中实现键合，将实现键合后的片子进行热处理，使应变Si层、弛豫Si1-xGex层转移到新的Si衬底上，然后剥离，退火；需要说明的是，本领域技术人员应该理解，可通过控制注入的H离子的能量来调节剥离位置，在此不再予以详述。
1.3SSOI衬底形成。
通过选择性腐蚀技术或化学机械抛光技术将残留的弛豫Si1-xGex层和部分应变Si层刻蚀掉，保留所需厚度的应变Si层，得到SSOI材料。
该SSOI衬底101的晶向可以是（100）或者（110）或者（111），此处不做任何限制，另外，该SSOI衬底101的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014～1017cm-3，顶层应变Si的厚度例如为10～20nm。
2、浅沟槽隔离形成
2.1在SSOI衬底上形成第一保护层。
首先利用化学气相沉积(Chemicalvapordeposition，简称CVD)的方法，在SSOI衬底101上连续生长两层材料，第一层可以是厚度在2～5nm的二氧化硅(SiO2)层，第二层可以是厚度在10～30nm的氮化硅（Si3N4）层。
2.2光刻浅槽隔离区
通过光刻工艺在上述保护层上形成隔离区。采用湿法刻蚀工艺刻蚀该氮化硅（Si3N4）层，形成隔离区图形，再采用干法刻蚀，形成例如深8～16nm的隔离区；
2.3填充浅槽隔离区
采用CVD方法在750℃下，淀积8-16nm二氧化硅(SiO2)材料，将沟槽填满。可以理解的是，该二氧化硅(SiO2)材料主要用于进行隔离，其可以由未掺杂多晶硅等其他材料替代，此处不做任何限制。
2.4平整表面
利用化学机械抛光(ChemicalMechanicalPolishing，简称CMP)，去除表面二氧化硅(SiO2)层，使表面平整。
3、形成低掺杂漏区
3.1离子注入
光刻N型区图形，采用带胶离子注入方法进行N型注入，使N型有源区掺杂浓度达到1～5×1018cm-3。
3.2杂质激活
去除光刻胶，在氮气(N2)气氛中进行退火退火温度为800～950℃，退火0.5～1分钟，使离子注入的杂质激活、并且推进漏区中的杂质，形成低掺杂漏区。
4、形成源区沟槽
4.1在该SSOI衬底上形成第二保护层
利用CVD的方法，在衬底上连续长两层材料，第一层为厚度在2～5nm的二氧化硅(SiO2)层，第二层为厚度在10～30nm的氮化硅（Si3N4）层。
4.2光刻P区沟槽
光刻P区沟槽，湿法刻蚀P区氮化硅（Si3N4）层，形成P区图形，干法刻蚀，形成宽30～60nm，深7～20nm的沟槽401。
5、形成高掺杂源区
5.1沟槽平整化处理
衬底氧化，使深槽内壁形成0.1～1nm厚度的氧化层，刻蚀槽内氧化层，使槽内壁光滑。
5.2选择性外延形成P型源区
利用低压化学气相淀积（LPCVD）工艺，在600℃至950℃的温度，利用选择性单晶硅外延生长方法进行选择性外延生长硅材料，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活。
该步骤也可选择其他CVD工艺（诸如超高真空CVD，分子束外延、其他的选择性外延生长工艺或它们的组合）。
基于硅的前气体包括硅烷（SiH4）、二氯硅烷（DCS）、乙硅烷（Si2H6）、丙硅烷（Si3H8）或其他基于硅的前气体或它们的组合。并使用诸如HCL的刻蚀气体来控制Si暴露区和介质表面之间的选择性生长。
原位掺杂使用诸如乙硼烷（B2H6）的含硼气体或其他的含有P型掺杂剂的气体或它们的组合引入P型掺杂剂。
5.3平整表面
利用化学机械抛光(ChemicalMechanicalPolishing，简称CMP)，去除表面二氧化硅(SiO2)层和氮化硅（Si3N4）层，使表面平整。
6、前栅图形形成
6.1高K材料层淀积
利用金属有机物化学气相淀积（metalorganicchemicalvapourdeposition,MOCVD），在500℃到700℃下，在衬底表面淀积一层高介电常数材料，厚度为3-5nm。
高介电常数材料可以是HfSiO、HfAlO等，
该步骤也可选择其他淀积工艺（诸如物理气相沉积PVD、原子层淀积ALD等）。
6.2金属栅材料淀积
在衬底表面淀积金属栅材料，厚度约为5nm。
金属栅材料可以是TiN、TaN、HfN、WNx等
6.3光刻及刻蚀
光刻形成前栅图形，利用选择性刻蚀去除表面部分高K材料和金属栅材料，形成前栅图形。
7、背栅图形形成
7.1金属栅材料淀积
在衬底背面溅射一层金属，如Al，厚度为5nm。
7.2光刻及刻蚀
光刻形成背栅图形，利用湿法刻蚀去除表面部分金属，形成背栅图形。
8、引线形成
8.1在表面形成SiO2
利用CVD的方法，在表面淀积二氧化硅(SiO2)层。
8.2光刻引线孔
在源区、漏区、前栅区、背栅区光刻SiO2形成引线孔。
8.3形成引线
在衬底表面溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属；再在衬底表面溅射金属，光刻引线，最终形成具有突变隧穿结的N型SSOI隧穿场效应晶体管。
可以理解的是，如果制作具有突变隧穿结的P型SSOI隧穿场效应晶体管，仅需在本实施例的基础上将P型沟槽和N型离子注入区中的掺杂浓度和掺杂类型互换即可实现。
实施例四
请参见图4，图4为本发明实施例的一种具有突变隧穿结的SSOI隧穿场效应晶体管的器件结构示意图，本发明的具有突变隧穿结的SSOI隧穿场效应晶体管由下而上依次包括背栅、底层Si层、埋氧层、超薄顶层应变Si层、栅介质层、前栅，同时在有源区中还包括高掺杂源区和低掺杂漏区。
具体地，SSOI衬底采用智能剥离技术制备，应变诱发层SiGe层的Ge组份优选0.35，应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，应变Si层的厚度优选10-20nm，该厚度小于Ge组分为0.35时应变Si的临界厚度，掺杂浓度小于1017cm-3。
具体地，栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合。
具体地，前栅位于栅介质层的上层，背栅位于SSOI衬底底层Si层的下层，且背栅与前栅对准，前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度。
具体地，低掺杂漏区和高掺杂源区掺有不同掺杂类型的杂质，且低掺杂漏区的掺杂浓度优选5×1018cm-3，高掺杂源区的掺杂浓度优选2×1020cm-3。
具体地，超薄全耗尽顶层应变Si层的掺杂浓度在1×1014cm-3至1×1017cm-3之间。
通过上述实施例的阐述，本发明的有益效果是：
第一、采用智能剥离技术制备SSOI衬底，可通过应变诱发层SiGe层的Ge组份精确控制应变Si层应变度，且SSOI衬底中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以进一步提高，有助于进一步减小Si材料的禁带宽度，提高Si材料的隧穿几率，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第二、通过对P型槽或N型槽深度的精确限定，隧穿结面积可以有效的控制。
第三、在P或N区槽中淀积Si材料形成源区时，采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区。
第四、采用带胶离子注入形成N或P型漏区，有助于形成缓变掺杂浓度梯度的本征区/漏区结，有效抑制隧穿场效应晶体管中的双极效应。
第五、具有突变隧穿结的SSOI隧穿场效应晶体管包括前栅和背栅，前栅位于栅介质层的上层，背栅位于SOI衬底底层Si的下层，且背栅与前栅对准。前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度，避免了栅长过小而引起的泄露电流增加，器件性能下降。
第六、绝缘层上的顶层应变Si厚度优选10-20nm，该厚度有效提高前栅与背栅对隧穿场效应晶体管隧穿结处势垒宽度的控制能力，进而提高隧穿场效应晶体管中的驱动电流，亚阈值摆幅等电学特性。
第七、栅介质层优选高K介质，可提高前栅对隧穿结处势垒宽度的控制能力，进而提高隧穿场效应晶体管中的驱动电流，亚阈值摆幅等电学特性。
第八、漏区掺杂浓度为5×1018cm-3，该掺杂浓度可有效抑制隧穿场效应晶体管中的双极性效应，降低亚阈电流以及保证电学接触。
第九、源区掺杂浓度为2×1020cm-3，该掺杂浓度可有效的提高隧穿场效应晶体管中的驱动电流，亚阈值摆幅等电学特性。
与现有的TFET相比，本发明提供的具有突变隧穿结的SSOI隧穿场效应晶体管及制备方法可以有效的提高器件驱动电流以及降低亚阈斜率，同时能保持低的泄漏电流，有望在低功耗领域得到采用，有较高的实用价值。
综上所述，本文中应用了具体个例对本发明具有突变隧穿结的SSOI隧穿场效应晶体管及制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (8)

1.一种具有突变隧穿结的SSOI隧穿场效应晶体管的制备方法，其特征在于，包括步骤：
步骤a、制备SSOI衬底，所述SSOI衬底依次包括底层Si、氧化物埋层和顶层应变Si；
步骤b、在所述顶层应变Si内形成浅沟槽隔离；
步骤c、在所述顶层应变Si表面的指定位置处光刻形成漏区图形，采用带胶离子注入工艺注入离子形成漏区；
步骤d、在所述顶层应变Si表面异于所述指定位置处采用干法刻蚀工艺形成源区沟槽；
步骤e、在所述源区沟槽内淀积Si材料，并同时进行原位掺杂形成源区，所述源区的掺杂浓度高于所述漏区的掺杂浓度；
步骤f、在所述顶层应变Si表面形成栅介质层和前栅极层，刻蚀形成前栅；在所述底层Si表面形成背栅极层，刻蚀形成背栅；
步骤g、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅引线，以形成所述具有突变隧穿结的SSOI隧穿场效应晶体管。
2.如权利要求1所述的制备方法，其特征在于，步骤a包括：
步骤a1、在一Si基片上外延生长渐变SiGe层、固定组分的弛豫SiGe层及应变Si层；
步骤a2、向所述应变Si层表面注入一定剂量的H离子，并与表面包括氧化层的另一Si基片进行键合，剥离处理，在所述另一Si基片上依次包括所述氧化层、所述应变Si层及所述弛豫SiGe层；
步骤a3、去除所述另一Si基片上的所述弛豫SiGe层及部分应变Si层形成所述SSOI衬底。
3.如权利要求1所述的制备方法，其特征在于，步骤c包括：
步骤c1、利用光刻工艺在所述顶层应变Si表面的指定位置光刻形成所述漏区图形；
步骤c2、利用带胶离子注入方法在所述指定位置处注入离子以形成所述漏区；
步骤c3、去除光刻胶。
4.如权利要求1所述的制备方法，其特征在于，步骤d包括：
步骤d1、在所述顶层应变Si表面形成保护层；
步骤d2、利用光刻工艺在所述保护层上形成隔离区图形；
步骤d3、利用干法刻蚀工艺在所述隔离区图形的位置处刻蚀所述保护层及所述顶层应变Si以形成所述源区沟槽。
5.如权利要求1所述的制备方法，其特征在于，步骤e包括：
步骤e1、对所述源区沟槽进行平整化处理；
步骤e2、在所述源区沟槽内选择性外延生长所述Si材料，同时通入掺杂气体对所述Si材料进行原位掺杂形成所述源区。
6.如权利要求1所述的制备方法，其特征在于，步骤f包括：
步骤f1、利用化学气相淀积方法在所述顶层应变Si表面淀积高K材料层，作为所述栅介质层；
步骤f2、利用化学气相淀积方法在所述栅介质层表面淀积多晶Si栅材料，作为所述前栅极层；
步骤f3、利用干法刻蚀工艺刻蚀所述栅介质层和所述前栅极层形成所述前栅；
步骤f4、利用化学气相淀积方法在所述底层Si表面淀积多晶Si栅材料，作为所述背栅极层；
步骤f5、利用干法刻蚀工艺刻蚀所述背栅极层形成背栅。
7.如权利要求1所述的制备方法，其特征在于，所述栅介质层为铪基材料、Al2O3、La2O3、ZrO2或LaAlO中的任意一种。
8.一种具有突变隧穿结的SSOI隧穿场效应晶体管，其特征在于，是由如权利要求1-7任一项所述的方法制得。
CN201510555995.2A 2015-09-02 2015-09-02 具有突变隧穿结的ssoi隧穿场效应晶体管及制备方法 Expired - Fee Related CN105118782B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510555995.2A CN105118782B (zh) 2015-09-02 2015-09-02 具有突变隧穿结的ssoi隧穿场效应晶体管及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510555995.2A CN105118782B (zh) 2015-09-02 2015-09-02 具有突变隧穿结的ssoi隧穿场效应晶体管及制备方法

Publications (2)

Publication Number Publication Date
CN105118782A true CN105118782A (zh) 2015-12-02
CN105118782B CN105118782B (zh) 2017-11-21

Family

ID=54666736

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510555995.2A Expired - Fee Related CN105118782B (zh) 2015-09-02 2015-09-02 具有突变隧穿结的ssoi隧穿场效应晶体管及制备方法

Country Status (1)

Country Link
CN (1) CN105118782B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103500758A (zh) * 2013-10-12 2014-01-08 沈阳工业大学 半栅极控制源极肖特基势垒型隧穿场效应晶体管
US20150200298A1 (en) * 2014-01-16 2015-07-16 Globalfoundries Inc. Modified tunneling field effect transistors and fabrication methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103500758A (zh) * 2013-10-12 2014-01-08 沈阳工业大学 半栅极控制源极肖特基势垒型隧穿场效应晶体管
US20150200298A1 (en) * 2014-01-16 2015-07-16 Globalfoundries Inc. Modified tunneling field effect transistors and fabrication methods

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李妤晨: ""基于PIN的IMOS与TFET器件研究"", 《中国博士学位论文全文数据库》 *

Also Published As

Publication number Publication date
CN105118782B (zh) 2017-11-21

Similar Documents

Publication Publication Date Title
CN105118781B (zh) 具有突变结的utb‑soi隧穿场效应晶体管及制备方法
US8652891B1 (en) Semiconductor device and method of manufacturing the same
CN103632973B (zh) 半导体器件及其制造方法
TW200524171A (en) High speed lateral heterojunction misfets realized by 2-dimensional bandgap engineering and methods thereof
US8598009B2 (en) Self-aligned embedded SiGe structure and method of manufacturing the same
CN104517847B (zh) 无结晶体管及其形成方法
CN107924941B (zh) 隧穿场效应晶体管及其制备方法
KR20110038594A (ko) 스트레스 라이너 상의 실리콘(ｓｏｌ)을 갖는 반도체 장치
WO2012100563A1 (zh) 一种锗基肖特基n型场效应晶体管的制备方法
CN105140127B (zh) 具有突变隧穿结的pnin/npip型utb‑soi tfet及制备方法
CN105633147A (zh) 隧穿场效应晶体管及其制造方法
TWI739152B (zh) 具有增強局部等向性之磊晶半導體材料生長
CN103325787B (zh) Cmos器件及其制造方法
WO2011143942A1 (zh) 具有原位掺杂源漏的mos管结构及其形成方法
CN105448727B (zh) 半导体器件及其形成方法
CN105244375B (zh) 具有突变隧穿结的pnin/npip型ssoi tfet及制备方法
CN103594374B (zh) 半导体器件制造方法
CN104576381B (zh) 一种非对称超薄soimos晶体管结构及其制造方法
US20160190318A1 (en) Semiconductor device and manufacturing method thereof
CN105118783B (zh) 具有突变隧穿结的pnin/npip型fd‑goi tfet及制备方法
CN108074870A (zh) 晶体管及其形成方法
CN103123899A (zh) FinFET器件制造方法
CN105118782B (zh) 具有突变隧穿结的ssoi隧穿场效应晶体管及制备方法
CN105118784B (zh) 具有突变隧穿结的utb‑soi隧穿场效应晶体管及制备方法
CN105261563B (zh) 具有突变隧穿结的fd‑goi隧穿场效应晶体管及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB03 Change of inventor or designer information
CB03 Change of inventor or designer information

Inventor after: Li Yuchen

Inventor before: Li Yuchen

Inventor before: Zhang Yan

Inventor before: Xu Daqing

Inventor before: Zhang Chao

GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20171121

Termination date: 20180902