CN105009217A - 包括用于在存储器线上检测假信号的电路的存储器 - Google Patents

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Abstract

本发明涉及包括存储器单元耦接到其上的至少一个线(WLm)的存储器。控制电路被配置成在至少一个存储器单元的操作执行结束时发射操作结束信号(OPm)，并且被耦接到存储器线(WLm)的假信号检测电路(DC1)被配置成在不存在操作结束信号的情况下，当电压信号(Csm)幅值的下降沿出现在存储器线上时提供假信号检测信号。

Description

包括用于在存储器线上检测假信号的电路的存储器
技术领域
本发明涉及包括用于在存储器线上检测未授权假信号(glitch)的电路的存储器，以及检测这种假信号的方法。
背景技术
图1示出包括存储器MEM和主机处理器HC的集成电路IC。存储器MEM包括存储器单元MC的阵列MA(其中仅示出一个)，字线WLm(WL0至WLM-1)、位线BLn(BL0至BLN-1)、行译码器RDEC、列译码器CDEC、一组编程的锁存器PL、一组列选择晶体管CST、一组感测放大器SA，以及控制电路CCT。每个存储器单元连接到一个字线WLm并且连接到一个位线BLn。字线WLm具有耦接到行译码器RDEC的一个端子，并且位线BLn具有耦接到程序锁存器PL的一个端子以及通过晶体管CST耦接到感测放大器SA的另一端子。后者通过列选择线CSL由列译码器CDEC控制。控制电路CCT经由总线BS被耦接到主机处理器HC，耦接到程序锁存器PL的输入，并且耦接到感测放大器SA的输出。控制电路CCT接收由主机处理器HC发送的读取、编程或擦除命令CMD。这种命令包括存储器单元的地址ADD，并且可以包括要写入的数据。可将地址分成最高有效地址ADDM和最低有效地址ADDL。控制电路向行译码器提供最高有效地址ADDM，并且向列译码器CDEC提供最低有效地址ADDL，以选择存储器单元。为了在一个或多个所选存储器单元上执行读取、编程或擦除操作，向字线WLm施加例如5V或更大的电压值。未选择的字线一般接地。
这种集成电路IC可经受试图发现敏感数据和/或影响正在执行的操作的攻击。在称作“激光故障注入”的攻击中，激光源产生具有受控波长和穿透深度的激光束。激光束聚焦在电路的特定区域以产生瞬态电学信号，而对电路没有任何破坏性的影响，从而使攻击可再现。将探针放入与电路接触，允许攻击者来推断数据或者分析所执行的操作。
特别地，存储器MEM可能经受在输入处或在控制字线的行译码器电路内对行译码器RDEC的攻击。因此，等价于切换到值1的逻辑信号的假信号可能出现在未选定的一个或多个字线上，并触发存储器单元上的非期望操作。由此可无意地编程或擦除数据。当存储器用于存储诸如识别密钥、代码、应用数据等重要数据时，期望确保写入存储器和从存储器读取的数据的完整性。因此，可期望防止该类型的攻击。
发明内容
本发明的一些实施例涉及包括用于在存储器单元上执行操作的控制电路的存储器，以及存储器单元耦接到其上的至少一个线，其中控制电路被配置成在至少一个存储器单元上的操作执行结束时发射操作结束信号，所述存储器包括至少一个假信号检测电路，其被耦接到存储器线并且被配置成在操作结束信号不存在的情况下，当电压信号幅值的下降沿出现在存储器线上时提供假信号检测信号。
根据一个实施例，控制电路被配置成在存储器单元的操作执行期间，在存储器线上施加电压信号，并且一旦操作结束，则在停止向存储器线施加电压信号之前，发射操作结束信号，然后在停止向存储器线施加电压信号之后，停止发射操作结束信号。
根据一个实施例，控制电路被配置成，一旦操作结束则发射操作结束信号小于20纳秒。
根据一个实施例，假信号检测电路包括：被配置成将出现在存储器线上的电压信号转换成逻辑信号的检测部件，该逻辑信号具有当电压信号的幅值低于阈值时的第一逻辑值，以及当电压信号的幅值高于阈值时的第二逻辑值；用于存储逻辑信号从第一逻辑值到第二逻辑值的切换的存储部件；以及用于在除非出现操作结束信号外，当逻辑信号具有第一逻辑值，同时存储部件已经存储了逻辑信号到第二逻辑值的切换时，提供假信号检测信号的部件。
根据一个实施例，存储部件被配置成一旦已经发射操作结束信号就被擦除。
根据一个实施例，假信号检测电路包括：被配置成将出现在存储器线上的电压信号转换成逻辑信号的检测部件，该逻辑信号具有当电压信号的幅值低于阈值时的第一逻辑值，以及当电压信号的幅值高于阈值时的第二逻辑值；以及被配置成当逻辑信号从第二逻辑值到第一逻辑值时提供假信号检测信号的逻辑触发器。
根据一个实施例，假信号检测电路包括提供在已经发射操作结束信号之后继续存在的假信号检测信号的假信号存储电路。
根据一个实施例，存储器线是字线、控制门线或擦除线。
根据一个实施例，存储器包括每个耦接到存储器线并且每个接收操作结束信号的多个线和多个假信号检测电路，以及用于提供作为由检测电路提供的单独假信号检测信号的函数的集合假信号检测信号的部件。
根据一个实施例，控制电路被配置成在读取、写入或擦除存储器单元的操作之中所选择的操作结束时发射操作结束信号。
根据一个实施例，控制电路被配置成当它不在存储器单元上执行任何操作时发射操作结束信号。
本发明的一些实施例同样涉及用于监测易受接收可代表故障注入攻击的假信号影响的存储器线的方法，存储器包括耦接到存储器线的存储器单元，方法包括如下步骤：在至少一个存储器单元的操作执行结束时发射操作结束信号；以及在不存在操作结束信号的情况下，当电压信号幅值的下降沿出现在存储器线上时提供假信号检测信号。
根据一个实施例，方法包括如下步骤：在存储器单元的操作执行期间，向存储器线施加电压信号，以及一旦操作结束，则在停止向存储器线施加电压信号之前，发射操作结束信号，然后在停止向存储器线施加电压信号之后，停止发射操作结束信号。
根据一个实施例，发射操作结束信号小于20纳秒。
根据一个实施例，方法包括如下步骤：当在存储器单元上不执行操作时不发射操作结束信号，以检测当使用存储器单元时在周期外侧的假信号。
附图说明
包括根据本发明的假信号检测电路的存储器以及实施根据本发明的假信号检测方法的一些实施例将在下面关于但不限于附图来描述，在附图中：
-图1，如前面所述，是传统存储器的示意图，
-图2是包括根据本发明的假信号检测电路的存储器的示意图，
-图3示出图2的假信号检测电路的一个实施例，
-图4是借助于图3的检测电路示出假信号检测的时序图，
-图5示出图3的假信号检测电路的替代实施例，
-图6是借助于图5的检测电路示出假信号检测的时序图，
-图7示出图5的假信号检测电路的替代实施例，
-图8是借助于图7的电路示出假信号检测的时序图，
-图9示出根据本发明的假信号检测电路的另一实施例，
-图10示出图9的检测电路的替代实施例，
-图11示出图10的假信号检测电路的替代实施例，以及
-图12示出根据本发明的假信号检测电路的另一实施例。
具体实施方式
图2示出包括存储器MEM1和主机处理器HC的集成电路IC1。存储器MEM可以是EEPROM(“电可擦除可编程存储器”)、闪存、EPROM、OTP(“一次可编程”)、MTP(“多次可编程”)、ROM(“只读存储器”)类型等。如前面关于图1所描述的，存储器MEM1包括控制电路CCT、包含字线WLm(WL0至WLM-1)和位线BLn(BL0至BLN-1)的存储器单元MC的阵列MA1(其中仅示出一个)，每个存储器单元连接到字线WLm并且连接到位线BLn。存储器同样包括行译码器RDEC、列译码器CDEC、一组编程的锁存器PL、一组列选择晶体管CST、一组感测放大器SA。
存储器进一步包括根据本发明的检测电路DC的组GP，用于检测未授权的假信号。每个字线WLm具有耦接到行译码器RDEC的一个端子，以及耦接到假信号检测电路DC中的一个假信号检测电路DC的另一端子。控制电路CCT同样耦接到检测电路DC的组GP，并且向其中提供一个或多个操作结束信号OP，并且从其中接收一个或多个假信号检测信号DET。在本发明的一些实施例中，主机处理器进一步向检测电路DC的组提供复位信号RST。
每个检测电路DC被配置成，当操作正在一个或多个存储器单元上执行期间，当出现在字线上的电压信号幅值具有下降沿时，检测耦接到其上的字线WL上的假信号，该下降沿即为从此处按惯例对应于逻辑1的高于电压阈值的第一值转变为此处按惯例对应于逻辑0的为零或低于电压阈值的第二值。操作结束信号OP用作区分正在执行的操作时出现的未授权的下降沿与操作结束时出现的授权的下降沿的部件。为此，在操作执行期间将信号OP放置到第一逻辑值，此处按惯例选择的该值等于0，并且在操作结束时放置到此处为1的第二逻辑值。为了更好地理解本发明的实施例，将采取此处值为“1”的操作结束时信号OP的值来对应于信号OP的发出，并且将采取此处值为“0”的操作执行期间信号OP的值来对应于该信号的缺乏。
图3示出根据本发明的假信号检测电路DC1的第一实施例。电路DC1被耦接到存储器阵列MA1的字线WLm，m是在此从0到M-1范围的字线指数。虽然在附图中仅示出一个字线，但是可向存储器阵列的每条字线(WL0至WLM-1)，或向诸如对应于安全存储器区域的字线的字线子集提供检测电路DC1。
检测电路DC1包括输入节点N1、输出节点N6、状态检测电路C1、状态存储电路C2以及状态变化检测器电路C3。节点N1耦接到字线WLm，并且输出节点N6提供次序m的假信号检测信号DET，其参考为“DETm”。为清楚，在下面的描述中，“字线状态信号”或“状态信号”将指出现在字线WLm上并且视为逻辑信号的电压信号CSm，即如果该逻辑信号高于或低于标记0和1之间限制的电压阈值，则电压信号CSm为1或0。
状态检测电路C1包括PMOS晶体管T1和NMOS晶体管T2。晶体管T1具有耦接到节点N1的导电端(S)，耦接到节点N2的另一导电端(D)，并在其控制端(G)上接收次序m的操作结束信号OP，其参考为OPm。晶体管T2具有耦接到地的导电端(S)，耦接到节点N3(锁存器输入节点)的另一导电端(D)，以及耦接到节点N2的控制端(G)。
状态存储电路C2包括存储借助于电路C1检测的状态的锁存器L1，以及用于重置锁存器L1的NMOS晶体管T3。锁存器L1包括输入节点N3、输出节点N4、首尾衔接安装的第一逆变门G1以及第二逆变门G2，门G1具有耦接到节点N3的其输入和耦接到节点N4的其输出，而门G2具有耦接到节点N4的其输入和耦接到节点N3的其输出。门G1向节点N4提供存储状态信号SSm。晶体管T3具有耦接到地的导电端(S)，耦接到节点N4的另一导电端(D)，以及接收操作结束信号OPm的控制端(G)。
状态变化检测器电路C3包括逆变门G3和二输入AND逻辑门G4。门G3在输入处耦接到节点N1，以接收字线WLm的状态信号CSm，并在输出处耦接到节点N5，以提供逆变状态信号/CSm。门G4具有耦接到节点N5的一个输入，以及耦接到电路C2的节点N4的一个输入，并且其输出耦接到节点N6。
图4是图3中的检测电路DC1的操作的时序图，并示出操作结束信号OPm、状态信号CSm(即在考虑的时间时字线WLm的状态)、经逆变的状态信号/CSm、存储的状态信号SSm以及检测信号DETm的逻辑值。
在时刻t0，诸如存储器MEM的上电(初始化)，或在字线WLm或另一字线上执行的先前操作的结束时，发射操作结束信号OPm(OPm＝1)。晶体管T1处于非导通或“阻断”状态，并且晶体管T3处于导通状态，因而将节点N4连接到地。因此初始化锁存器L1为0，从而设定存储的状态SSm为0。字线WLm上的状态信号CSm处于0，并且经逆变的信号/CSm处于1。门G4接收信号/CSm＝1和SSm＝0，以使检测电路DC1输出处的检测信号DETm处于0。
在时刻t1，不再发射信号OPm(OPm＝0)并且状态信号CSm保持为0。晶体管T1进入导通状态，而晶体管T3被阻断。晶体管T2向晶体管T2的控制端施加出现在节点N1处的信号CSm＝0，以使得后者也被阻断。锁存器的存储状态SSm保持为0。门G4继续在输入处接收信号/CSM＝1和SSm＝0，以使得检测信号DETm保持为0。
在时刻t2，由于字线上电压的应用，状态信号CSm变为1。信号/CSm在稍微延迟之后变为0。因为操作结束信号OPm仍等于0所以晶体管T1仍导通，并将状态信号CSm的电压值施加到进入导通状态的晶体管T2的控制端。节点N3连接到地，而晶体管T3通过等于0的信号OPm保持阻断。输出节点N4处的存储信号SSm在稍微延迟之后变为1。门G4因此在输入处接收信号/CSm＝0和SSm＝1，以使得检测信号DETm保持为0。
在时刻t3，发射操作结束信号OPm(OPm＝1)。晶体管T1再次阻断，并且将晶体管T3设定处于导通状态，将节点N4连接到地，以使得将存储的状态信号SSm重置为0。状态信号CSm然后也由控制电路CCT设定返回到0，完成字线WLm上的操作(读取、编程、擦除)，同时保持信号OPm处于1。门G4在输入处接收信号/CSm＝1和SSm＝0，以使得检测信号DETm保持为0。然后将信号OPm设定返回到0，则设定晶体管T1处于导通状态并且阻断晶体管T3。
在时刻t4，在操作结束信号OPm处于0时，向字线施加同化到逻辑“1”的未授权电压，并且字线的状态信号CSm因此再次返回到1。信号/CSm在稍微延迟之后变为0。随着操作结束信号OPm处于0，晶体管T1处于导通状态，并将未授权电压施加到晶体管T2的控制端，设定它处于导通状态。节点N3连接到地，并且节点N4的信号SSm在稍微延迟之后变为1。门G4由此在输入处接收信号/CSm＝0和SSm＝1，以使得检测信号DETm保持为0。
在时刻t5，状态信号CSm返回到0，其对应于未授权信号的消失。信号/CSm变为1，但由于操作结束信号OPm仍处于0并且尚未通过控制电路重新设定返回到1，所以节点N4没有设定返回到0，以使得字线的存储状态不变，并且存储的状态SSm保持为1。门G4接收信号/CSm＝1和SSm＝1，并且检测信号DETm变为1，通知已在字线上检测到未授权的假信号。
在时刻t6，将操作结束信号OPm设定返回到1。晶体管T3再次处于导通状态，连接节点N4到地，以使得将存储的状态信号SSm重置为0。因此在输入处门G4接收/CSm＝1和SSm＝0，检测信号DETm返回到0。然后将信号OPm设定返回到0，设定晶体管T1处于导通状态并且阻断晶体管T3。
本领域的技术人员将从图4中的时序图中注意到，在当已经设定信号OPm为1时的时刻t3之后，并且在设定后者返回到0之前，发生状态信号CSm从1到0的切换。因此，由于信号OPm的值1具有重置锁存器C2并且保持其处于复位状态(晶体管T3导通，SSm＝0)的效果，所以不将信号CSm从1到0的切换检测为假信号。另一方面，在信号OPm仍然处于0并且在它被设定返回到1之前，随着该下降沿出现，在时刻t5检测到信号CSm到0的切换作为未授权的假信号，并且使信号DETm切换到1。由于其相关于操作结束信号OPm的异步性质，未授权的假信号因此将其自身与施加到字线的常规状态信号CSm区分。
在一些实施例中，在存储器单元上执行操作的持续时间为1毫秒到几毫秒的量级，而在信号设定OPm为1期间，两个操作之间的时间周期是非常短的，为几十纳秒量级。
在一些实施例中，发射信号OPm期间的时间可能很短，并且比两个操作之间的最小时间更短。在一个实施例中，发射信号OPm期间的时间少于20纳秒，例如1ns、5ns、10ns、15ns，并且优选地选择其等于重置锁存器C2到零所必需的最小时间。在这些条件下，攻击者几乎不可能将注入到存储器中的信号的下降沿与发射信号OPm的时间同步。
本领域的技术人员也将注意到，在图4上称为状态信号CSm的从时刻t4起出现的未授权信号的逻辑值“1”可对应于字线上的电压幅值，而不完全对应于由存储器生成以产生逻辑“1”的电压。类此地，逻辑值“0”可对应于字线上的非零电压幅值。逆变门G3确实并以传统的方式本身具有阈值电压，高于该阈值电压其输出切换到0，并且低于该阈值电压其输出切换到1。这个阈值电压在传统上是构成它(未示出)的晶体管的阈值电压。类似地，当它接收高于其阈值电压的电压信号时，晶体管T2迫使锁存器C2(信号SSm)的输出为1。因此，在未授权信号的存在下，该未授权信号的电压值并不准确对应于逻辑“1”，晶体管T2和门G3表现如同，如果后者高于上述阈值则将注入电压转换成逻辑值“1”，并且如果后者是零或低于上述阈值则转换成逻辑值“0”的检测电路。
本发明的一些实施例可进一步提供用于未授权负电压的检测，并且如果后者在绝对值上(与其符号无关)高于所考虑的阈值，则将这种电压转换成逻辑“1”。这种实施例同样检测幅值下降沿，该幅值被视为与电压符号无关的绝对值。它遵从前述，即要检测的下降沿一般是在对应于操作执行的电压值和不执行操作的电压值之间所检测到的信号变化。
最后，在前述中指示在操作执行期间将操作结束信号设定为0，并且在两个操作之间设定为1，以允许信号Csm自发地施加到要被重置到0的字线，而无需将这检测为未授权的假信号。然而根据本发明的检测电路易受其它应用影响。例如，在已经发射并且重置检测电路之后，信号OPm可能不再被发射出来，并因此在没有操作在存储器单元上执行的“休息”期间内保持为0。在字线上高于门G3和晶体管T2的切换阈值的电压信号的出现然后该信号的消失，因此将被正确地检测出来作为未授权假信号，该信号的出现具有将信号/CSm切换为0并且将信号SSm切换为1的效果，该信号的消失具有将信号/CSm切换到1同时信号SSm保持处于1的效果。检测电路DC1因此同样允许在休息期间监测存储器。
在本发明的一些实施例中，可以进一步期望锁存假信号检测信号DETm，以使得假信号检测即使在SSm已被重置之后仍保持设定。
图5示出除了已经描述的电路C1、C2、C3之外，还包括提供存储的假信号检测信号GLTm的假信号检测存储电路C4的检测电路DC1'。电路C4在输入处接收假信号检测信号DETm并存储它直到通过复位信号RSTm重置。例如通过主机处理器HC(参照图2)在上电时以及在每个假信号检测之后提供复位信号RSTm，以便将存储的假信号检测信号重置到0。
存储电路C4包括锁存器L2和两个NMOS晶体管T4、T5。锁存器L2包括输入节点N7、提供信号GLTm的输出节点N8、第一逆变门G5和第二逆变门G6。将门G5、G6首尾衔接地安装，门G5具有耦接到节点N7的输入和耦接到节点N8的输出，门G6具有耦接到节点N8的输入和耦接到节点N7的输出。晶体管T4具有耦接到地的一个导通端(S)，耦接到节点N7的另一个导通端(D)，并且在门G4的输出处其控制端(G)耦接到节点N6。晶体管T5具有耦接到地面的一个导通端(S)，耦接到节点N8的另一个导通端(D)，以及接收复位信号RSTm的控制端(G)。
图6是检测电路DC1'的操作的时序图，示出操作结束信号OPm、状态信号CSm、经逆变的状态信号/CSm、存储状态信号SSm、检测信号DETm、存储的假信号检测电路GLTm以及复位信号RSTm的逻辑值。图6仅示出其中检测到未授权假信号的情况。其中正在执行操作的情况下的电路操作(读取、编程、擦除)与图4所示的相同，除此之外，由于没有在此检测到假信号，所以复位信号RSTm和存储的假信号检测信号GLTm保持为0，并且电路C4因而不需要被重置。
在时刻t 7，状态信号CSm变为1。信号/CSM在稍微延迟之后变为0。操作结束信号OPm不存在(OPm＝0)，以使得晶体管T1处于导通状态并且晶体管T3被阻断。晶体管T1将逻辑值1施加到晶体管T2的控制端，设定它处于导通状态。节点N3连接到地，并且输出节点N4处的信号SSm在稍微延迟之后变为1。栅极G4由此在输入处接收信号/CSm＝0和SSm＝1，以使得检测信号DETm保持为0。
在时刻t8，状态信号CSm返回到0。信号/CSm变为1，但字线的存储状态保持不变，以使得SSm保持为1。门G4在输入处接收信号/CSm＝1和SSm＝1。检测信号DETm变为1，通知已在字线上检测到假信号。将逻辑值1施加到晶体管T4的控制端，设定它处于导通状态。节点N7耦接到地，并且逆变门G5的输出在短暂延迟之后变为1。将出现锁存器L2的节点N8处的所存储的假信号检测信号GLTm设定为1。
在时刻t9，发射操作结束信号OPm(OPm＝1)。晶体管T1再次被阻断，并且晶体管T3再次处于导通状态，连接节点N4到地，以使得将存储的状态信号SSm重置为0。门G4因此在输入处接收/CSm＝1和SSm＝0，以使得检测信号DETm返回到0并施加到晶体管T4的控制端，设定它处于阻断状态。然而，存储的假信号检测信号GLTm保持为1。此后不久，操作结束信号OPm变为0，设定晶体管T1处于导通状态并且阻断晶体管T3。
在时刻t10，设定复位信号RSTm为1。将晶体管T5设定处于导通状态，连接节点N8到地。存储的假信号检测信号GLTm返回到0，而其它信号不受影响。此后不久，将复位信号RSTm设定回到0，设定晶体管T5处于阻断状态。
在本发明的一些实施例中，可期望提供用于多个检测电路的全局操作结束信号OP。此外，可期望在输出处提供用于整个存储器阵列的全局检测信号DET和/或全局检测信号GLT，而不是向每个字线都提供一个(DETm，GLTm)。这两个方面将在以下实施例的示例中共同实现，但也可以彼此独立地实现。
图7示出多个字线WL0、WL1...WLM-1，每一个都耦接到检测电路DC1”，检测电路DC1”一起形成检测电路的组GP。操作结束信号OP和复位信号RST对所有的检测电路是公用的。检测电路DC1”是级联连接的，以使得除第一个外的每个检测电路接收由前一检测电路提供的假信号检测信号，并且当前一检测电路本身处于假信号检测状态时，切换成假信号检测状态，最后一个电路DC1”提供全局假信号检测信号GLT。
大意是，检测电路DC1”每个包括假信号检测存储电路C4'，其不同于先前描述的假信号检测存储电路C4，其中它进一步包括具有耦接到地的导电端(S)，耦接到节点N7的另一导电端(D)和接收由耦接到前一字线WLM-1的检测电路DC1”所提供的存储假信号检测信号的其控制端(G)的NMOS晶体管T6。同样地，耦接每个输出节点N8到耦接到下一字线WLM+1的检测电路DC1”的晶体管T6的控制端。
当存储的假信号检测信号GLTm变为1时，下面的检测电路的晶体管T6被设定处于导通状态，连接锁存器L2的输入节点N7到地，并设定输出节点N8为1，以使得存储的假信号检测信号通过所有其它的检测电路而传播，而无论是否在其它字线上检测到假信号。
将注意的是，耦接到存储器阵列的第一字线WL0的检测电路DC1”的晶体管T6使其控制端接地GND，以使得晶体管保持非活动。作为替代，可将第一字线WL0耦接到如关于图5所描述的不包括该晶体管的检测电路DC1'。
图8是图7中检测电路DC1”的操作的时序图。图8示出操作结束信号OP、全局假信号检测信号GLT、复位信号RST、与字线WL0相关的信号CS0、SS0、DET0、GLT0，以及与字线WL1相关的信号CS1、SS1、DET1、GLT1的逻辑值。
在时刻t12，状态信号CS0变为1，而操作结束信号OP不存在(OP＝0)。信号SS0在稍微延迟之后变为1，并且检测信号DET0保持为0。在时刻t13，状态信号CS1同样变为1，而操作结束信号OP保持为0。信号SS1在稍微延迟之后变为1，并且检测信号DET1保持为0。在时刻t14，状态信号CS1返回到0。字线WL1的储存状态SS1保持不变，以使得检测信号DET1变为1。将存储的假信号检测信号GLT1设定为1，并且通过耦接到之后字线WL2至WLm-1的检测电路而传播。在最后一个检测电路的输出处，全局假信号检测信号GLT变为1。在时刻t15，发射操作结束信号OP(OP＝1)。将存储的状态信号SS0、SS1重置到0，状态信号CS0和检测信号DET1返回到0。存储的假信号检测信号GLT1...和全局假信号检测信号GLT保持为1。状态信号CS0返回到0。在时刻t16，复位信号RST设定为1，连接输出节点N8到地。假信号检测信号GLT1...GLT返回到0，而其它信号不受影响。然后重新设定复位信号RST为0，将晶体管T5设定处于阻断状态。因此，在一个或多个字线上出现的假信号是可检测的，而在同一时间，另一字线正被用于存储器单元上的操作。
在时刻t17，状态信号CS0变为1，而操作结束信号OP处于0。信号SS0在稍微延迟之后变为1，并且检测信号DET0保持为0。在时刻t18，状态信号CS0返回到0。字线WL0的存储状态SS0保持不变，并且检测信号DET0变为1。存储的假信号检测信号GLT0被设定为1，并且通过被连接到之后字线(WL1至WLM-1)的检测电路而传播。因此，存储的假信号检测信号GLT1...全都设定为1，并且在最后一个检测电路的输出处全局假信号检测信号GLT变为1。在时刻t19，发射操作结束信号OP(OP＝1)。将存储的状态信号SS0重置为0，并且检测信号DET0返回到0。假信号检测信号GLT0，GLT1...GLT保持为1。在时刻t20，复位信号RST设定为1，连接输出节点N8到地。假信号检测信号GLT0，GLT1...GLT返回到0，而其它信号不受影响。然后设定复位信号RST回到0，将晶体管T5设定处于阻断状态。
本实施例示出在使用全局操作结束信号OP时，可在一个或多个字线上检测到假信号，而其它字线正被用于存储器单元上的操作。
图9示出根据本发明另一实施例的假信号检测电路DC2。检测电路DC2包括耦接到字线WLm的输入节点N11，提供假信号检测信号DETm的输出节点N15，逆变门G11，状态检测、存储，和复位电路C11，以及状态变化检测电路12。
逆变门G11在其输入处耦接到节点N11，并且在其输出处耦接到节点N12。存储电路C11包括锁存器L11，该锁存器L11包括锁存输入节点N12、中间节点N13、输出节点N14、第一两输入NAND门G12，以及第二两输入NAND门G13。门G12、G13首尾衔接地安装，门G12具有耦接到节点N12的一个输入、耦接到节点N13的另一输入以及耦接到节点N14的输出，而门G13具有耦接到节点N14的一个输入、接收经逆变的操作结束信号/OPm的另一输入以及耦接到节点N13的输出。变化检测电路12包括两输入NAND门G14，其在一个输入处耦接到节点N12，在一个输入处耦接到节点N14以及在输出处耦接到节点N15。
检测电路DC2的操作类似于图4的时序图中所示出的，不同之处在于电路是由经逆变的操作结束信号/OPm控制，其在检测阶段(“非发射”状态)期间处于1，并且处于0(“发射”状态)以便重置锁存器L11的已存储的状态SSm。此外，当检测到假信号时，检测信号/DETm变为0。
图10示出根据本发明另一个实施例的检测电路DC2'。检测电路DC2'类似关于图9描述的检测电路DC2，采用相同的标号指示相同的特征，并且进一步包括假信号检测存储电路C13。存储电路C13在输入处接收假信号检测信号/DETm并存储它，直到由经逆变的复位信号/RSTm重置。信号/RSTm由主机处理器提供，并且例如在上电时和每个假信号检测之后施加，以重置所存储的假信号检测信号。
存储电路C13包括锁存器L12，该锁存器L12包括第一两输入NAND门G15、第二两输入NAND门G16、中间节点N16以及存储节点N17。门G15、G16首尾衔接安装，门G15具有耦接到节点N15的一个输入，耦接到节点N17的另一输入，以及耦接到节点N16的输出，而门G16具有耦接到节点N16的一个输入，接收经逆变的复位信号/RSTm的另一输入，以及耦接到节点N17的输出。
检测电路DC2'的操作类似于图6中时序图所示的，不同之处在于操作结束信号/OPm和复位信号/RSTm通常处于1，并且变为0以便重置所存储的状态SSm和存储的假信号检测信号/GLTm。此外，检测信号/DETm和存储的假信号检测信号/GLTm通常处于1，并且当检测到假信号时变为0。
图11示出多个字线WL0，WL1...，每一个耦接到根据本发明另一实施例的检测电路DC2”，检测电路DC2”形成接收相同的操作结束信号/OP和相同的复位信号/RST的检测电路的组GP。
检测电路DC2”被级联连接，以使得除第一个之外，每个检测电路接收由前一检测电路提供的假信号检测信号，并且当前一检测电路本身处于假信号检测状态时，切换成假信号检测状态，最后一个电路DC2”提供全局假信号检测信号GLT。
更特别地，检测电路DC2”每个包括假信号检测锁存器电路C13'，其不同于先前所述的锁存器电路C13，其中锁存器L12'包括三输入NAND门G15'，而不是两输入NAND门G15。门G15'具有耦接到其自身锁存器输入节点N15的一个输入，耦接到其自身的锁存器输出节点N17的一个输入，以及耦接到被耦接到前一字线WLm-1的检测电路的输出节点N17的一个输入。同样，每个输出节点N17耦接到被耦接到下一字线WLm+1的检测电路DC2”的门G15'的输入。因此，如果存储的假信号检测信号GLTm变为0，则每个下一检测电路的NAND门N15'通过整个剩余的字线检测电路的组向前传播所检测的假信号，而无论是否已在这些字线上检测到假信号。耦接到存储器阵列的第一字线WL0的检测电路DC2”具有连接到电压源VS的其门N15'的输入中的一个输入。作为替代，第一字线WL0可耦接到如关于图10所述的具有两输入NAND门N15的检测电路DC2'。之后的字线WL1至WLM-1然后每个耦接到检测电路DC2”。
图12示出多个字线WL0，WL1...WLM-1，每个耦接到根据本发明另一实施例的检测电路DC3。不是存储字线的状态信号的高状态，并且将其与字线的当前状态信号比较，而是在操作正被执行时，检测电路DC3直接检测出现在字线上的状态信号的下降沿。该下降沿的存在意味着等于或高于对应于逻辑“1”的阈值的电压信号的事先存在，紧接着为低于逻辑“1”的阈值的该电压信号(对应于该逻辑“0”)的变化。
每个检测电路DC3包括具有耦接到字线WLm的输入节点N21和提供假信号检测信号DETm(/DET0，/DET1.../DETM-1)的输出节点N23的下降沿检测和存储电路C21。可在电路C21的输出处提供诸如关于图3描述的电路的假信号检测存储电路C13'以便锁存假信号检测信号。
电路C21包括逆变门G21和触发器D1。触发器D1包括时钟输入CK、数据输入D、复位输入/R和经逆变的输出/Q。借助于提供经逆变的字线信号/CSm的逆变门G21，将输入CK耦接到输入节点N21。输入D接收检测启用信号DEN，其可在0和1之间变化，或者诸如电路的电源电压永久地处于1。复位输入/R接收经逆变的操作结束信号/OP，并且输出/Q提供经逆变的检测信号/DET。当信号/OP设定为0时，触发器D1被初始化，并且输出/Q上的检测信号/DET被设定为1。当信号/OP设定为1时，可检测到字线上信号的下降沿。当出现这种下降沿时，触发器D1的输出/Q变为0。
本领域的技术人员将理解，可以以不同的方式来实现在具有对应于逻辑“1”的高逻辑值的信号的字线上的检测。例如，在基于下降沿的检测的替代实施例中，并不是由操作结束信号OP重置触发器D1，而是下降沿检测信号被设定为1并且例如使用AND逻辑门与操作结束信号OP的值进行简单地比较。类似地，取决于信号的逻辑值，可检测上升沿，而不是检测下降沿。
在一个实施例中，信号可以被分离成单独的信号，例如施加到晶体管T1的控制端的检测启用信号，以及施加到晶体管T3的控制端的存储状态复位信号，而不是施加到如图3、图5、图7中示出的两个晶体管T1、T3的控制端的操作结束信号OP。当不期望实施假信号检测时，检测启用信号可因此保持处于逻辑值1以阻断晶体管T1时，并且可以切换到0以启用假信号检测。
在一个实施例中，并非通过多个假信号检测电路传播例如GLT0的存储的假信号检测信号，如图7、图11和图12所示，而是检测信号DET0、DET1...DETM-1或存储的假信号检测信号GLT0，GLT1...GLTM-1可施加到一个或多个OR逻辑门的输入，以使得如果任何一个信号变为1，则得到的信号也变为1。
同样不用说，所使用的晶体管可以是P型或N型，信号OP、CS、/CS、SS、RST、DET、GLT可以被逆变，并且可实施不同的逻辑门、锁存器配置等。
如前面所指出的，本领域的技术人员将理解，等于逻辑“0”的状态信号可对应于字线上的接地电势，或低于阈值的电势，而处于1的状态信号可对应于高于阈值的施加到字线的电压。因此，可设定电压阈值，低于该电压阈值信号则被认为处于逻辑“0”。
本领域的技术人员也将理解，上面描述的一些信号可能由主机处理器HC提供或提供给后者。特别是，可将信号DET、/DET、GLT、/GLT通信到主机处理器，以使得它可以采取适当的安全措施以响应未授权假信号检测，诸如重复操作、擦除存储器单元、冻结装置的运转、设定标志等。
此外，尽管上面的描述是当操作结束信号是导致假信号检测信号不被发射的其操作结束值，即所述示例中的“1”时，不再检测到下降沿的实施例，但是等价的实施例可提供独立于操作结束信号值的永久性下降沿检测，并且当操作结束信号处于1时仅提供对假信号检测信号供给的抑制，这种抑制等价于检测的不存在。在这种情况下，检测部件应以另一种方式重置，例如借助于另一信号或通过使用操作结束信号的下降沿作为复位部件，以启动新的检测阶段。
此外，尽管以上描述是与字线上未授权假信号的检测相关的本发明的实施例，但是这些实施例可同样适用于存储器的其它线上的假信号检测，诸如控制门线，或存储器阵列擦除线(未示出)，以及一般不需要采用直流电压预充电的任何控制线。

Claims (15)

1.一种存储器，包括：
-控制电路，用于在存储器单元上执行操作，以及
-至少一个线，存储器单元耦接到其上，
所述存储器的特征在于，所述控制电路被配置成在至少一个存储器单元上的操作执行结束时发射操作结束信号，
以及所述存储器包括至少一个假信号检测电路，所述假信号检测电路被耦接到存储器线，并且被配置成在不存在操作结束信号的情况下，当电压信号幅值的下降沿出现在所述存储器线上时提供假信号检测信号。
2.根据权利要求1所述的存储器，其中所述控制电路被配置成：
-在所述存储器单元的操作执行期间，在所述存储器线上施加电压信号，
-一旦所述操作结束，则在停止向所述存储器线施加电压信号之前，发射所述操作结束信号，然后在停止向所述存储器线施加所述电压信号之后，停止发射所述操作结束信号。
3.根据权利要求1和2中一项所述的存储器，其中所述控制电路被配置成，一旦所述操作结束，则发射操作结束信号小于20纳秒。
4.根据权利要求1至3中一项所述的存储器，其中所述假信号检测电路包括：
-检测部件，其被配置成将出现在所述存储器线上的电压信号转换成逻辑信号，所述逻辑信号具有当所述电压信号的幅值低于阈值时的第一逻辑值，以及当所述电压信号的幅值高于所述阈值时的第二逻辑值，
-存储部件，用于存储所述逻辑信号从所述第一逻辑值到所述第二逻辑值的切换，以及
-用于提供假信号检测信号的部件，该部件在除非出现所述操作结束信号外，当所述逻辑信号具有第一逻辑值，同时所述存储部件已经存储了所述逻辑信号到第二逻辑值的切换时，提供所述假信号检测信号。
5.根据权利要求4所述的存储器，其中所述存储部件被配置成一旦已经发射所述操作结束信号就被擦除。
6.根据权利要求1至3中一项所述的存储器，其中所述假信号检测电路包括：
-检测部件，其被配置成将出现在所述存储器线上的电压信号转换成逻辑信号，所述逻辑信号具有当所述电压信号的幅值低于阈值时的第一逻辑值，以及当所述电压信号的幅值高于所述阈值时的第二逻辑值，以及
-逻辑触发器，其被配置成当所述逻辑信号从第二逻辑值转到第一逻辑值时提供假信号检测信号。
7.根据权利要求1至6中一项所述的存储器，其中所述假信号检测电路包括提供在已经发射所述操作结束信号之后继续存在的假信号检测信号的假信号存储电路。
8.根据权利要求1至7中一项所述的存储器，其中所述存储器线是字线、控制门线或擦除线。
9.根据权利要求1至8中一项所述的存储器，包括每个耦接到存储器线并且每个接收操作结束信号的多个线和多个假信号检测电路，以及用于提供作为由所述检测电路提供的单独假信号检测信号的函数的集合假信号检测信号的部件。
10.根据权利要求1至9中一项所述的存储器，其中所述控制电路被配置成在读取、写入或擦除存储器单元的操作中所选择的操作结束时发射所述操作结束信号。
11.根据权利要求1至10中一项所述的存储器，其中所述控制电路被配置成当它在存储器单元上不执行任何操作时不发射所述操作结束信号。
12.一种方法，用于监测易受接收可代表故障注入攻击的假信号影响的存储器的线，所述存储器包括耦接到所述存储器线的存储器单元，所述方法的特征在于它包括如下步骤：
-在至少一个存储器单元上的操作执行结束时发射操作结束信号，以及
-在不存在操作结束信号的情况下，当电压信号幅值的下降沿出现在所述存储器线上时提供假信号检测信号。
13.根据权利要求12所述的方法，包括如下步骤：
-在所述存储器单元的操作执行期间，向所述存储器线施加电压信号，以及
-一旦所述操作结束，则在停止向所述存储器线施加电压信号之前，发射操作结束信号，然后在停止向所述存储器线施加所述电压信号之后，停止发射所述操作结束信号。
14.根据权利要求12和13中一项所述的方法，其中发射所述操作结束信号小于20纳秒。
15.根据权利要求12至14中一项所述的方法，包括当在存储器单元上没有操作执行时不发射所述操作结束信号，以便在使用所述存储器单元时检测周期外侧的假信号的步骤。
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