CN102870162A - 验证一次可编程存储器的写使能的电路 - Google Patents

Abstract

提供了一种包括一次可编程（OTP）存储器（16）的存储器系统（10）。所述存储器系统（10）还包括写使能验证电路（14），其包括和在节点（34）耦接的非对称反相器级（30）对称反相器级（32）。所述写使能验证电路（14）被配置来接收写使能信号。当所述写使能信号从第一电压电平变为第二电压电平时，所述节点（34）处的电压以第一速率变化，并且其中当所述写使能信号从所述第二电压电平变为所述第一电压电平时，所述节点（34）处的电压以高于所述第一速率的第二速率变化。所述写使能验证电路（14）还被配置来产生已验证的写使能信号以用于使能所述OTP存储器（16）的编程。

Description

验证一次可编程存储器的写使能的电路

技术领域

本公开总的来说涉及半导体，更具体地说，涉及使用一次可编程存储器的半导体电路。

背景技术

半导体技术中有一类存储装置被称为一次可编程（OTP）存储器。有各种已知的包括电熔丝（electrical fuse）或eFuse的OTP存储器元件的实例。电熔丝通常通过迫使大电流通过他们而被编程。高电流旨在改变电熔丝的结构，其导致高电阻状态。对于传统的电熔丝编程，要被编程的电熔丝结构通常是通过控制器电路产生的解码地址而选择的。

在利用传统的电熔丝的情况下，存在电熔丝可能无意地被伪信号（spurious signal）编程的风险。这种伪信号可能源于各种来源，例如在电路上电期间，测试期间以及源于辐射诱发的扰乱。还存在这样的风险：在电路功率周期内，当由于电源顺序问题，电熔丝的矩阵的控制电路处于一种未定义状态时，电熔丝被错误地编程。因此，如果控制器发出短的、错误的信号，则电熔丝阵列可能被暂时驱动进入写状态。在这种状态下，将会发生一个或多个电熔丝的无意编程。此外，产品的用户被指示要避免能够无意地编程电熔丝的特定系统操作条件。然而，多种客户系统使用尽管会产生电熔丝无意编程的操作条件。

发明内容

根据本发明的一个实施例，提供了一种具有一次可编程（OTP）存储器的存储器系统。写使能验证电路包括第一反相器级和第二反相器级，所述第一反相器级和第二反相器级在节点处耦接，其中所述写使能验证电路被配置来接收写使能信号，并且其中写使能信号从第一电压电平变化到第二电压电平。所述节点处的电压以第一速率变化，并且当写使能信号从第二电压电平变化到第一电压电平时，所述节点处的电压以高于第一速率的第二速率变化。写使能验证电路还被配置来产生已验证的写使能信号用于使能OTP存储器的编程。

根据本发明的一个实施例，提供了一种具有一次可编程（OTP）存储器的存储器系统。OTP控制器耦接到所述OTP存储器，其中所述OTP控制器被配置来产生写使能信号。写使能验证电路，其耦接到所述OTP存储器和所述OTP控制器，其中所述写使能验证电路被配置来从所述OTP控制器接收所述写使能信号，并且其中所述写使能验证电路还被配置来产生已验证的写使能信号以通过所述OTP控制器使能所述OTP存储器的编程。

根据本发明的另一实施例，提供了一种具有一次可编程（OTP）存储器的存储器系统。写使能验证电路其耦接到所述OTP存储器，其中所述写使能验证电路被配置来接收输入信号，并且其中所述写使能验证电路还被配置来产生已验证的写使能信号以用于使能所述OTP存储器的编程。所述写使能验证电路包括第一反相器级，其具有耦接来接收所述输入信号的输入以及耦接来提供切换电压信号的输出。第二反相器级，其具有耦接来接收所述切换电压信号的输入以及耦接来提供输出信号的输出，并且其中所述第一反相器级和所述第二反相器级被配置为使得只有当所述输入信号被维持在预定电平至少预定时间时，所述第二反相器级将输出从第一电压电平切换到与所述第一电压电平不同的第二电压电平。

附图说明

本发明通过举例的方式说明并且不受附图的限制。在附图中，相同的参考符号表示相同的元素。出于简洁和清楚的目的对图中的元素进行了示出，并且其并不必按比例绘制。

图1以框图的形式示出了根据本发明原理的具有一次可编程存储器和控制器的存储器系统；

图2以部分逻辑图的形式示出了用于图1的存储器系统中的写使能验证电路；

图3以示意图的形式示出了用于图2的写使能验证电路中的非对称延迟电路的示例形式；以及

图4以图解的形式示出了与图1的存储器系统的示例操作相关联的时序信号。

具体实施方式

图1示出的是存储器系统10，系统10通常有OTP控制器12、写使能验证电路14和OTP存储器16。在一种形式中，存储器系统10可以在单一集成电路上实现。在其它的形式中，存储器系统10可以使用两个或多个集成电路来实现。OTP控制器12具有写使能（WE）信号，写使能信号被连接到写使能验证电路14的输入。写使能验证电路14的输出提供已验证的写使能信号，并且被连接到OTP存储器16的第一输入和OTP控制器12的输入。OTP控制器12的第二输出提供其它信号18，例如地址信号和控制信号，并且被连接到OTP存储器16的第二输入。

在操作中，OTP控制器12控制对OTP存储器16的访问，包括OTP存储器16内的一次可编程存储器的编程。当需要对OTP存储器16内的一次可编程存储器中的至少一个进行编程时，OTP控制器12给写使能验证电路14提供写使能信号。写使能验证电路的功用是通过验证写使能信号具有足够长的持续时间来确定写使能信号是否是有效写使能信号。响应于验证，写使能验证电路14提供验证的写使能信号至OTP存储器16并将其提供回到OTP控制器。已验证的写使能信号使OTP控制器12知道写使能已被证实是有效写使能信号，并且使能OTP控制器12以对于剩余预定量时间（其作为规定的编程时间）断言（assert）写使能信号。规定的编程时间是预先决定的，并且是被优化以对OTP存储器16内的一次可编程存储器元件进行准确编程的时间量。响应于接收到已验证的写使能信号，OTP控制器12将把写使能断言预定的时间。一旦写使能不再被断言，写使能验证电路14将不再断言至OTP存储器16和OTP控制器12的已验证的写使能信号。当已验证的写使能信号被断言时，OTP存储器16使用其它信号18（包括到OTP存储器16内的OTP存储器元件的地址）来对OTP存储器16内的存储器元件进行编程。

图2示出的是写使能验证电路14的一种形式的例子。写使能信号被连接到非对称延迟电路20的输入端子和与（AND）门22的第一输入。非对称延迟电路20的输出被连接到与门22的第二输入。与门的输出提供已验证的写使能信号。

在操作中，非对称延迟电路22执行延迟功能以延迟写使能信号至与门22的耦接。与门22的输出不被断言直到写使能信号处于其第一输入处并且所述写使能信号的延迟形式存在于所述与门22的所述第二输入处。响应于写使能信号和延迟形式的写使能信号，与门22将上述提到的已验证的写使能信号断言。然而，非对称延迟电路20的非对称性的功用是确保：如果写使能信号并未保持被断言预定的最小量时间，在此被称为时间和电压阀值，则写使能信号不被传递到与门22的第二输入。因此，如果写使能信号是不满足时间和电压阈值的伪信号，则已验证的写使能信号就不被断言。因此，非对称延迟电路20作用来验证所有接收到的写使能信号并且确定时间和电压阈值被满足。非对称延迟电路20提供的非对称性的另一种形式是写使能信号的低到高的转换导致已验证的写使能信号相对于写使能信号在比由高到低的转换长的延迟之后转换。换句话说，当写使能信号被OTP控制器12去断言（deassert）时，已验证的写使能信号在信号传播延迟之后通过与门22也被去断言。回到非断言的已验证的写使能信号的迅速转换是由与门22的非断言的第一输入导致的，而不管非对称延迟电路20什么时间去断言与门22的第二输入。

图3示出的是非对称延迟电路20的一种形式的例子。一般来说，非对称延迟电路20具有在电容节点34处耦接到对称反相器级32的非对称反相器级30。非对称反相器级30具有P沟道晶体管，该P沟道晶体管的源极被连接到电源电压端子以用于接收电源电压V_DD。晶体管36的漏极被连接到电容节点34和N沟道晶体管38的漏极。晶体管36的栅极被连接到晶体管38的栅极并接收写使能信号。晶体管38的源极被连接到N沟道晶体管40的漏极。晶体管40的源极被连接到电源电压端子以接收电源电压V_SS。在一种形式中，V_SS电压是地电压。电阻器42的第一端被连接到V_DD电源电压端子，并且电阻器42的第二端被连接到晶体管40的栅极和电阻器44的第一端。电阻器44的第二端被连接到V_SS电压端子。电容器50的第一电极被连接到电容节点34。电容器50的第二电极被连接到电源端子。在一种形式中，这个端子是V_SS电压端子。

在对称反相器级32内，P沟道晶体管46的源极被连接到V_DD电压端子，栅极被连接到电容节点34，并且漏极用于提供非对称延迟的写使能信号。非对称延迟的写使能信号是这样的信号，其被连接到图2的编程验证电路14的与门22的第二输入。晶体管46的漏极被连接到N沟道晶体管48的漏极。晶体管48的栅极在电容节点34处连接到晶体管46的栅极。晶体管48的源极被连接到V_SS的电压端子。

在操作中，非对称延迟电路20接收晶体管36和38的栅极处的写使能信号。晶体管36和38使写使能信号的逻辑状态反转，并且在电容节点34处提供放大的反转的形式。电阻器42和44的大小被确定为使得晶体管40在导通状态被持续地弱偏置。电源电压V_DD被电阻器42降低并且被施加到晶体管40的栅极。因此，降低的V_DD电压可以被认为是第二电源电压。当写使能信号是逻辑低值时，晶体管36导通而晶体管38不导通。因此，使用电容器50将电容节点34充电到V_DD电源电压。对称反相器级32将电容节点34处的逻辑高状态反转，并且为非对称延迟写使能信号提供逻辑低信号。

现在假设写使能信号逻辑值转换并且变为逻辑高。该转换使晶体管36不导通而使晶体管38导通。当晶体管38导通时，电容节点34通过晶体管38和40以受控的速率开始放电。对称反相器级32具有预定的切换（switching）电平，所述切换电平是输入电压电平，其表示何时对称反相器级32的输出将改变。如果写使能信号保持逻辑高足以使电容节点34转换在对称反相器级32的切换电平以下的时间，则非对称延迟的写使能信号将变为被断言在逻辑高电平处。然而，如果写使能信号没有保持在逻辑高足够长的时间，则电容节点34将不转换在对称反相器级32的切换电平以下，并且非对称延迟的写使能信号将保持非断言。因此，写使能信号的不在预定的充足的时间内保持逻辑高值的伪信号转换将不会被认为是非对称延迟的写使能信号。一旦写使能信号返回到逻辑低状态，则晶体管36将变为导通，而晶体管38将成为不导通。结果，电容节点34将被快速地充电上升回到V_DD电源电压。由于这种快速充电操作，写使能信号的许多连续的伪信号转换的序列将不会被认为是非对称延迟的写使能信号。

现在假设写使能信号被断言足以跨过对称反相器级32的切换电平从而使得非对称延迟的写使能信号被断言的时间。当写使能被去断言时，晶体管36变成导通，而晶体管38变成不导通。这个信号晶体使得电容节点通过晶体管36快速充电上升到V_DD。结果，非对称延迟的写使能信号在小的恢复时间内非常迅速地转换为逻辑低值。因此，相比于写使能信号的高到低的转换，对称反相器级32响应于写使能信号的低到高的转换而达到切换点所花费的时间量上有显着的不对称性。在图1的OTP存储器16中的编程的情况下，OTP控制器12利用这种不对称性以有效地忽略伪信号。由OTP控制器12所产生的伪信号持续时间短，因此可以有效地消除其对OTP存储器16编程的影响。此外，应该指出的是，通过适当地确定电容器50、晶体管40的栅极电压、以及对称反相器级32的晶体管46和48的大小，可以大大准确地设定时间的长度和电压阈值。

图4示出的是与存储器系统10的操作相关联的信号的示例图示。所述信号被表示为以纵轴为电压横轴为时间的函数。仅作为示例，OTP控制器12重复提供多个短伪信号或系列的短伪信号。如先前所提到的，引起这些伪信号的原因可以是多样的。例如，在存储器系统10启动时，经常存在能够产生伪信号的未知状态。这些伪信号有相对较短的持续时间。最初，响应于晶体管36响应低写使能信号处于导通，电容节点34处于V_DD值。响应于在高和低逻辑电平之间转换的伪信号，电容节点34开始放电，但由于伪信号短，在电容节点34能够达到对称反相器级32的切换电平之前，而被完全充电到V_DD。响应于所有伪信号，非对称延迟的写使能信号和已验证的写使能信号都保持未被断言。所述多个伪信号也因此被与OTP存储器16隔离。如果每个伪信号被施加到OTP存储器16内的OTP存储器元件，同时没有单个伪信号可以足够久地无意地编程OTP存储器元件，那么每个信号将有贡献于OTP存储器元件的永久性的物理改变。在一种形式中，这种物理可以是OTP存储器元件的可编程层当中的材料的电迁移。当由于多个伪信号的累积效应而发生足够的电迁移时，OTP存储器元件的无意编程发生。在各种形式的OTP存储器元件中使用了多种材料，其都易受多个短的伪信号的影响。此外，单脉冲也可以导致发生OTP存储器元件的无意编程。

假设有意的写操作跟随在伪信号之后。应理解，在未说明的形式中，当没有写使能信号转换发生时，有意的写操作可以通过一段干预时间来与伪信号分离。有意的写操作具有标示为“时间和电压阈值”的第一部分，这是验证部分，在此部分中，写使能验证电路14在确定写使能信号是否是有意的写操作。所述验证是通过检测写使能信号已经具有表示断言的逻辑值的电压足够长的时间段。该时间段通过电容节点34从全轨电压值开始转换并达到对称反相器级32的切换点所需的时间量。该时间段在宽范围的工艺、温度和电压值上可以改变显著量，因此简单地用计时器功能是不能准确计时这段时间的。当达到切换点时，非对称延迟的写使能信号和已验证的写使能信号都被断言。此刻，已验证的写使能信号从写使能验证电路14的输出到OTP控制器12的反馈被用于开始用于OTP存储器16的OTP存储器元件的编程的规定的编程时间。所述规定的编程时间需要在规定的时间段内，以保证给定的OTP存储器元件的正确的物理修改。在一种形式中，OTP控制器12将对从写使能验证电路14接收到反馈信号的时间开始的时钟周期进行计数。在该时间帧期满的情况下，OTP控制器12去断言写使能信号。在写使能信号的下降沿处，当结束有意的写操作时，已验证的写使能信号也转换为低。这个电路操作是由被直接连接到写使能信号的与门22的第一输入引起的。在短暂的恢复时间内，电容节点34的电压从接近V_SS迅速上升到对称反相器级32的切换点。这种快速的转换是由P沟道晶体管36导通并且直接将V_DD连接到电容节点34引起的。当达到切换点时，对称反相器级32转换其输出信号，并且在已验证的写使能信号转换到逻辑低后，非对称延迟的写使能在非常短的恢复时间内转换为逻辑低。所述的恢复时间在时间持续上比与用于验证有意的写操作的有意写入的时间和电压阀值部分相关联的时间要短得多。短的恢复时间因此使得能够进行OTP存储器元件的非常近地发生的有意的写操作，并且允许OTP存储器编程时间显著减少。在传统的OTP存储器编程操作中，通常需要连续为数以千计的OTP存储器元件进行编程。因此，存储系统10允许可靠的OTP存储器编程，并且是时间高效的。

至此，应认识到已经提供了用于OTP存储器内的OTP存储元件的存储器系统，其提供了编程保护以避免短持续时间的伪信号或毛刺。存储器系统10允许异步操作，并且对于用以结束有意的写操作的结束的写使能信号转换具有快速恢复。使用从写使能验证电路到OTP控制器的反馈允许OTP控制器准确地计时对OTP存储器元件进行编程所需的时间。因此，编程时间不易受因温度、工艺和电压参数的变化而导致的显著变化的影响。

在一种形式中，本发明提供了一种具有一次可编程（OTP）存储器的存储器系统。写使能验证电路包括第一反相器级和第二反相器级，所述第一反相器级和第二反相器级在节点处耦接，其中所述写使能验证电路被配置来接收写使能信号，并且其中写使能信号从第一电压电平变化到第二电压电平。所述节点处的电压以第一速率变化，并且当写使能信号从第二电压电平变化到第一电压电平时，所述节点处的电压以高于第一速率的第二速率变化。写使能验证电路还被配置来产生已验证的写使能信号用于使能OTP存储器的编程。在另一种形式中，第二电压电平大于第一电压电平。在另一种形式中，电容器的第一端子耦接到所述节点并且第二端子耦接到电压源端子。在另一种形式中，所述第一反相器级包括p沟道晶体管，其具有耦接到第一电压源端子的第一电流端子、被耦接以接收所述写使能信号的控制端子、以及耦接到所述节点的第二电流端子。第一n沟道晶体管具有耦接到所述节点的第一电流端子，被耦接以接收所述写使能信号的控制端子、以及第二电流端子。第二n沟道晶体管，其具有耦接到所述第一n沟道晶体管的第二电流端子的第一电流端子、耦接到第二电压源端子的控制端子、以及耦接到第三电压源端子的第二电流端子，其中所述第一电压源端子处的第一电压大于所述第二电压源端子处的第二电压，并且其中所述第二电压大于所述第三电压源端子处的第三电压。在另一种形式中，所述第二反相器级包括p沟道晶体管，其具有耦接到所述第一电压源端子的第一电流端子、耦接到所述节点的控制端子、以及耦接到用于提供非对称延迟的写使能信号的节点的第二电流端子。n沟道晶体管具有耦接到所述用于提供非对称延迟的写使能信号的节点的第一电流端子、耦接到所述节点的控制端子、以及耦接到所述第三电压源端子的第二电流端子。在另一种形式中，所述写使能验证电路还包括逻辑与门，所述逻辑与门用于：（1）接收所述非对称延迟的写使能信号和所述写使能信号；以及（2）提供所述已验证的写使能信号。在另一种形式中，OTP存储器包括多个电熔丝，并且其中所述存储器系统还包括OTP控制器，其中所述OTP控制器被配置来接收所述已验证的写使能信号以及将所述写使能信号维持在所述第二电压电平处一段足以对所述多个电熔丝中的至少一个进行编程的规定时间。

在另一种形式中，本发明提供了一种具有一次可编程（OTP）存储器的存储器系统。OTP控制器耦接到所述OTP存储器，其中所述OTP控制器被配置来产生写使能信号。写使能验证电路，其耦接到所述OTP存储器和所述OTP控制器，其中所述写使能验证电路被配置来从所述OTP控制器接收所述写使能信号，并且其中所述写使能验证电路还被配置来产生已验证的写使能信号以通过所述OTP控制器使能所述OTP存储器的编程。在另一种形式中，所述OTP存储器包括多个电熔丝，并且其中所述OTP控制器还被配置来接收所述已验证的写使能信号，并且响应于接收到所述已验证的写使能信号，将所述写使能信号维持在规定电压电平一段足以对所述多个电熔丝中的至少一个进行编程的规定时间。在另一种形式中，所述写使能验证电路包括非对称延迟电路，所述非对称延迟电路被配置来延迟所述写使能信号。在另一种形式中，所述非对称延迟电路包括第一反相器级和第二反相器级，其中所述第一反相器级的输出和所述第二反相器级的输入在节点处耦接。在另一种形式中，当所述写使能信号从第一电压电平变化到第二电压电平时，所述节点处的电压以第一速率变化，并且其中当所述写使能信号从所述第二电压电平变化到所述第一电压电平时，所述节点处的电压以高于所述第一速率的第二速率变化。在另一种形式中，所述第一反相器级包括P沟道晶体管，其具有耦接到第一电压源端子的第一电流端子、被耦接以接收所述写使能信号的控制端子、以及耦接到所述节点的第二电流端子。第一N沟道晶体管具有耦接到所述节点的第一电流端子、被耦接以接收所述写使能信号的控制端子、以及第二电流端子。第二N沟道晶体管，其第一电流端子耦接到所述第一n沟道晶体管的所述第二电流端子，其控制端子耦接到第二电压源端子，以及其第二电流端子耦接到第三电压源端子，其中所述第一电压源端子处的第一电压大于所述第二电压源端子处的第二电压，并且其中所述第二电压大于所述第三电压源端子处的第三电压。在另一种形式中，所述第二反相器级包括：p沟道晶体管，其第一电流端子耦接到所述第一电压源端子，其控制端子耦接到所述节点，以及其第二电流端子耦接到用于提供非对称延迟的写使能信号的节点。n沟道晶体管的第一电流端子耦接到所述用于提供所述非对称延迟的写使能信号的节点，其控制端子耦接到所述节点，以及其第二电流端子耦接到所述第三电压源端子。在另一种形式中，所述写使能验证电路还包括逻辑与门，所述逻辑与门用于：（1）接收所述非对称延迟的写使能信号和所述写使能信号；以及（2）提供所述已验证的写使能信号。

在另一种形式中，本发明提供了一种具有一次可编程（OTP）存储器的存储器系统。写使能验证电路其耦接到所述OTP存储器，其中所述写使能验证电路被配置来接收输入信号，并且其中所述写使能验证电路还被配置来产生已验证的写使能信号以用于使能所述OTP存储器的编程。所述写使能验证电路包括第一反相器级，其具有耦接来接收所述输入信号的输入以及耦接来提供切换电压信号的输出。第二反相器级，其具有耦接来接收所述切换电压信号的输入以及耦接来提供输出信号的输出，并且其中所述第一反相器级和所述第二反相器级被配置为使得只有当所述输入信号被维持在预定电平至少预定时间时，所述第二反相器级将输出从第一电压电平切换到与所述第一电压电平不同的第二电压电平。在另一种形式中，存储器系统还有逻辑与门，所述逻辑与门用于：（1）接收所述第二反相器级的输出信号和所述输入信号；以及（2）提供所述已验证的写使能信号。在另一种形式中，所述第二反相器级的所述输入处的所述切换电压信号最初被设置在第一电压信号电平，并且其中仅当所述输入信号被维持在所述预定电平至少所述预定时间时，所述切换电压信号从所述第一电压信号电平变为足以将所述第二反相器级的所述输出从所述第一电压电平切换到所述第二电压电平的第二电压信号。在另一种形式中，多个伪写使能信号被接收作为所述输入信号，并且其中所述第一反相器级和所述第二反相器级被配置为使得所述第二反相器级从不将输出从所述第一电压电平切换到与所述第一电压电平不同的第二电压电平，而不管多少所述多个伪写使能信号作为所述输入信号被接收。在另一种形式中，所述第一反相器级和所述第二反相器级被配置为使得：当所述输入信号从第一电压电平转换到第二电压电平时，所述切换电压信号在第一时间段内从第一切换电压电平变为第二切换电压电平，并且其中当所述输入信号从所述第二电压电平转换到所述第一电压电平时，所述切换电压信号在第二时间段内从所述第二切换电压电平变为所述第一切换电压电平，其中所述第一时间段至少是所述第二时间段的100倍大。

在此所讨论的导体可以是参照单一导体、多个导体、单向导体或双向导体被说明或描述的。然而，不同的实施例可以改变导体的实现方式。例如，可以使用分开的单向导体而不是双向导体，反之亦然。此外，多个导体可以被替换为串行地或以时间复用方式传输多个信号的单一导体。同样地，携带多个信号的单一导体可以被分离成携带这些信号的子集的多个不同导体。因此，对于信号传输有很多种选择。

在此，在提及将信号、状态比特、或类似装置分别呈现其逻辑真或逻辑假状态时，使用了术语“断言”或“设置”以及“取反（negate）”（或“去断言”或“清除”）。如果逻辑真状态是逻辑电平“1”，则逻辑假状态是逻辑电平“0”。如果逻辑真状态是逻辑电平“0”，则逻辑假状态是逻辑电平“1”。

本发明所描述的每个信号可以被设计为正逻辑或负逻辑，负逻辑可以由信号名称上面的横杠或名称后面星号（*）来表示。在负逻辑信号的情况下，信号是低电平有效的，其中逻辑真状态相当于逻辑电平0。在正逻辑信号的情况下，信号是高电平有效的，其中逻辑真状态相当于逻辑电平1。注意，这里所描述的任何信号都可以被设计为正逻辑信号或负逻辑信号。因此，在替代实施例中，那些被描述为正逻辑信号的信号可以被作为负逻辑信号实施，而那些被描述为负逻辑信号的信号可以被作为正逻辑信号实施。

由于实现本发明的装置绝大部分由本领域技术人员已知的部件和电路构成，因此未在超出如上所示的被认为必要的程度解释电路细节，以便理解和领会本发明的基本概念，以及不使本发明的教导模糊或分散。

尽管已经就特定导电类型或电位极性描述了本发明，但本领域技术人员将理解，导电类型和电位极性可以相反。

上述的一些实施例，如果适用的话，可以使用各种不同的信息处理系统来实现。例如，虽然图1和其讨论描述了示例性的存储器架构，但是这种存储器架构被提出只是为了在讨论本发明的各个方面中提供有用的参考。当然，为了讨论的目的，对存储器架构的描述已被简化，并且它仅仅是可以根据本发明使用的众多不同类型的适当存储器架构中的一种。本领域所属技术人员还将认识到，逻辑块之间的边界仅仅是说明性的，并且替代实施例可以合并逻辑块或电路元件，或者给各种逻辑块或电路元件施加功能的替代分解。

因此，应理解，在此所描述的存储器系统仅仅是示例性的，并且事实上，可以实现其它存储器系统，其可以实现相同功能。从抽象的但仍明确的意义上来说，实现相同功能的组件的任何配置被有效地“关联”以实现所需的功能。因此，本发明中为实现特定功能的任意两个要素的组合可以被看作彼此“相关联”以便实现所需功能，而不论架构或中间要素。同样地，任意这样关联的两个元素也可以被看作是彼此“操作连接”或“操作耦接”以实现所需功能。

又例如，在一个实施例中，系统10的所示出的元件是位于单一集成电路上或在同一个器件内的电路。替代地，系统10可以包括任何数量的单独集成电路或彼此互连的单独装置。例如，OTP存储器16可以位于与OTP控制器12和写使能验证电路14相同的集成电路上或位于单独集成电路上。

此外，本领域的技术人员将认识到，上述操作的功能之间的边界仅仅是示例性的。可以将多个操作的功能组合到单个操作中，和/或可以将单个操作的功能分布于另外的多个操作中。此外，替代实施例可以包括特定操作的多个实例，并且在各种其他实施例中可以更改操作的次序。

尽管这里参考具体实施例描述了本发明，但可以做出各种修改和变化而不脱离如以下权利要求中阐述的本发明的范围。例如，非对称延迟电路20可以用等效的数字表示来实现，其中定时功能被数字电路例如计数器和比较器所取代。OTP控制器12可以用各种类型的控制器实现，包括状态机或自动测试仪。其它类型的存储器也可以也受益于本发明所教之原则。因此，说明书和附图应被视为是示例性的而非限制性的，并且意图将所有这样的修改都包括在本发明的范围内。这里就具体实施例描述的任何益处、优点或对问题的解决方案都不应被视为是任何或全部权利要求的关键、必需或必要的特征或要素。

如这里使用的，术语“耦接”并非不限于直接耦接或机械耦接。此外，这里使用的术语“一”被定义为一个或超过一个。此外，在权利要求中使用诸如“至少一个”和“一个或多个”的引语不应被解释为暗示了以“一”引述另一权利要求要素将包含这样引述的权利要求要素的任何特定权利要求限制到仅包含一个这样的要素的发明，即使在同一权利要求包括引语“一个或多个”或“至少一个”和诸如“一”的不定冠词时也是如此。对于使用定冠词也是同样的情况。

除非做出不同描述，使用诸如“第一”和“第二”的术语来在这些术语所描述的要素之间进行任意区分。因此，这些术语并不并然表示这些要素在时间上的或其他的优先级。

Claims (20)

1.一种存储器系统，包括：

一次可编程（OTP）存储器；以及

写使能验证电路，其包括第一反相器级和第二反相器级，所述第一反相器级和第二反相器级在节点处耦接，其中所述写使能验证电路被配置来接收写使能信号，并且

其中当所述写使能信号从第一电压电平变化到第二电压电平时，所述节点处的电压以第一速率变化，并且

其中当所述写使能信号从所述第二电压电平变化到所述第一电压电平时，所述节点处的电压以高于所述第一速率的第二速率变化，并且

其中所述写使能验证电路还被配置来产生已验证的写使能信号以用于使能所述OTP存储器的编程。

2.根据权利要求1所述的存储器系统，其中所述第二电压电平大于所述第一电压电平。

3.根据权利要求1所述的存储器系统，还包括电容器，所述电容器的第一端子耦接到所述节点并且第二端子耦接到电压源端子。

4.根据权利要求1所述的存储器系统，其中所述第一反相器级包括：

p沟道晶体管，其具有耦接到第一电压源端子的第一电流端子、被耦接以接收所述写使能信号的控制端子、以及耦接到所述节点的第二电流端子；

第一n沟道晶体管，其具有耦接到所述节点的第一电流端子，被耦接以接收所述写使能信号的控制端子、以及第二电流端子；以及

第二n沟道晶体管，其具有耦接到所述第一n沟道晶体管的第二电流端子的第一电流端子、耦接到第二电压源端子的控制端子、以及耦接到第三电压源端子的第二电流端子，

其中所述第一电压源端子处的第一电压大于所述第二电压源端子处的第二电压，并且

其中所述第二电压大于所述第三电压源端子处的第三电压。

5.根据权利要求4所述的存储器系统，其中所述第二反相器级包括：

p沟道晶体管，其具有耦接到所述第一电压源端子的第一电流端子、耦接到所述节点的控制端子、以及耦接到用于提供非对称延迟的写使能信号的节点的第二电流端子；以及

n沟道晶体管，其具有耦接到所述用于提供非对称延迟的写使能信号的节点的第一电流端子、耦接到所述节点的控制端子、以及耦接到所述第三电压源端子的第二电流端子。

6.根据权利要求5所述的存储器系统，其中所述写使能验证电路还包括逻辑与门，所述逻辑与门用于：（1）接收所述非对称延迟的写使能信号和所述写使能信号；以及（2）提供所述已验证的写使能信号。

7.根据权利要求1所述的存储器系统，其中所述OTP存储器包括多个电熔丝，并且

其中所述存储器系统还包括OTP控制器，其中所述OTP控制器被配置来接收所述已验证的写使能信号以及将所述写使能信号维持在所述第二电压电平处一段足以对所述多个电熔丝中的至少一个进行编程的规定时间。

8.一种存储器系统，包括：

一次可编程（OTP）存储器；

OTP控制器，其耦接到所述OTP存储器，其中所述OTP控制器被配置来产生写使能信号；以及

写使能验证电路，其耦接到所述OTP存储器和所述OTP控制器，其中所述写使能验证电路被配置来从所述OTP控制器接收所述写使能信号，并且其中所述写使能验证电路还被配置来产生已验证的写使能信号以通过所述OTP控制器使能所述OTP存储器的编程。

9.根据权利要求8所述的存储器系统，其中所述OTP存储器包括多个电熔丝，并且其中所述OTP控制器还被配置来接收所述已验证的写使能信号，并且响应于接收到所述已验证的写使能信号，将所述写使能信号维持在规定电压电平一段足以对所述多个电熔丝中的至少一个进行编程的规定时间。

10.根据权利要求8所述的存储器系统，其中所述写使能验证电路包括非对称延迟电路，所述非对称延迟电路被配置来延迟所述写使能信号。

11.根据权利要求10所述的存储器系统，其中所述非对称延迟电路包括第一反相器级和第二反相器级，其中所述第一反相器级的输出和所述第二反相器级的输入耦接在节点处。

12.根据权利要求11所述的存储器系统，其中当所述写使能信号从第一电压电平变化到第二电压电平时，所述节点处的电压以第一速率变化，并且其中当所述写使能信号从所述第二电压电平变化到所述第一电压电平时，所述节点处的电压以高于所述第一速率的第二速率变化。

13.根据权利要求11所述的存储器系统，其中所述第一反相器级包括：

P沟道晶体管，其具有耦接到第一电压源端子的第一电流端子、被耦接以接收所述写使能信号的控制端子、以及耦接到所述节点的第二电流端子；

第一N沟道晶体管，其具有耦接到所述节点的第一电流端子、被耦接以接收所述写使能信号的控制端子、以及第二电流端子；以及

第二N沟道晶体管，其第一电流端子耦接到所述第一n沟道晶体管的所述第二电流端子，其控制端子耦接到第二电压源端子，以及其第二电流端子耦接到第三电压源端子，其中所述第一电压源端子处的第一电压大于所述第二电压源端子处的第二电压，并且其中所述第二电压大于所述第三电压源端子处的第三电压。

14.根据权利要求13所述的存储器系统，其中所述第二反相器级包括：

p沟道晶体管，其第一电流端子耦接到所述第一电压源端子，其控制端子耦接到所述节点，以及其第二电流端子耦接到用于提供非对称延迟的写使能信号的节点；以及

n沟道晶体管，其第一电流端子耦接到所述用于提供所述非对称延迟的写使能信号的节点，其控制端子耦接到所述节点，以及其第二电流端子耦接到所述第三电压源端子。

15.根据权利要求14所述的存储器系统，其中所述写使能验证电路还包括逻辑与门，所述逻辑与门用于：

（1）接收所述非对称延迟的写使能信号和所述写使能信号；以及

（2）提供所述已验证的写使能信号。

16.一种存储器系统包括：

一次可编程（OTP）存储器；以及

写使能验证电路，其耦接到所述OTP存储器，其中所述写使能验证电路被配置来接收输入信号，并且其中所述写使能验证电路还被配置来产生已验证的写使能信号以用于使能所述OTP存储器的编程，其中所述写使能验证电路包括：

第一反相器级，其具有耦接来接收所述输入信号的输入以及耦接来提供切换电压信号的输出；以及

第二反相器级，其具有耦接来接收所述切换电压信号的输入以及耦接来提供输出信号的输出，并且其中所述第一反相器级和所述第二反相器级被配置为使得只有当所述输入信号被维持在预定电平至少预定时间时，所述第二反相器级将输出从第一电压电平切换到与所述第一电压电平不同的第二电压电平。

17.根据权利要求16所述的存储器系统，还包括逻辑与门，所述逻辑与门用于：

（1）接收所述第二反相器级的输出信号和所述输入信号；以及

（2）提供所述已验证的写使能信号。

18.根据权利要求17所述的存储器系统，其中所述第二反相器级的所述输入处的所述切换电压信号最初被设置在第一电压信号电平，并且其中仅当所述输入信号被维持在所述预定电平至少所述预定时间时，所述切换电压信号从所述第一电压信号电平变为足以将所述第二反相器级的所述输出从所述第一电压电平切换到所述第二电压电平的第二电压信号。

19.根据权利要求16所述的存储器系统，其中多个伪写使能信号被接收作为所述输入信号，并且其中所述第一反相器级和所述第二反相器级被配置为使得所述第二反相器级从不将输出从所述第一电压电平切换到与所述第一电压电平不同的第二电压电平，而不管多少所述多个伪写使能信号作为所述输入信号被接收。

20.根据权利要求16所述的存储器系统，其中所述第一反相器级和所述第二反相器级被配置为使得：当所述输入信号从第一电压电平转换到第二电压电平时，所述切换电压信号在第一时间段内从第一切换电压电平变为第二切换电压电平，并且其中当所述输入信号从所述第二电压电平转换到所述第一电压电平时，所述切换电压信号在第二时间段内从所述第二切换电压电平变为所述第一切换电压电平，其中所述第一时间段至少是所述第二时间段的100倍大。

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