CN104821310A - 具有实质栅极封闭内电极mosfet开关的电路的可配置模拟前端 - Google Patents

具有实质栅极封闭内电极mosfet开关的电路的可配置模拟前端 Download PDF

Info

Publication number
CN104821310A
CN104821310A CN201510048399.5A CN201510048399A CN104821310A CN 104821310 A CN104821310 A CN 104821310A CN 201510048399 A CN201510048399 A CN 201510048399A CN 104821310 A CN104821310 A CN 104821310A
Authority
CN
China
Prior art keywords
sgefet
configurable
grid
switch
main body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510048399.5A
Other languages
English (en)
Other versions
CN104821310B (zh
Inventor
比约恩·奥利弗·埃弗斯曼
拉尔夫·布雷德洛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Germany Stock Co Ltd Of Texas Instrument
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Germany Stock Co Ltd Of Texas Instrument filed Critical Germany Stock Co Ltd Of Texas Instrument
Publication of CN104821310A publication Critical patent/CN104821310A/zh
Application granted granted Critical
Publication of CN104821310B publication Critical patent/CN104821310B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
    • H03K19/09407—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors of the same canal type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)

Abstract

本申请案涉及具有实质栅极封闭内电极MOSFET开关的电路的可配置模拟前端。一种可配置集成电路IC(200)包含具有半导体表面(103)的衬底，所述IC形成所述半导体表面内部和上面。所述IC(200)包含：可配置模拟前端cAFE，其包含至少一个电路模块(210)或输入/输出IO(235)；模拟开关(2601)，其具有至少一个第一实质栅极封闭金属氧化物半导体场效应晶体管SGEFET，所述第一SGEFET具有在栅极电介质上包含栅极的栅极堆叠、源极及漏极。所述漏极或所述源极为相对于所述栅极的实质栅极封闭SGE内电极，且所述源极及所述漏极中的另一者在所述栅极外。所述第一SGEFET的所述内电极直接耦合到模拟总线(247)。开关控件(271)提供控制信号到所述第一SGEFET的至少所述栅极用于控制所述电路模块(210)及/或所述IO(235)与所述模拟总线(247)之间的连接性。

Description

具有实质栅极封闭内电极MOSFET开关的电路的可配置模拟前端
技术领域
所揭示实施例涉及电子电路，且更特定来说涉及包含可配置模拟前端及模拟总线的半导体装置。
背景技术
一些微控制器单元(MCU)或大体来说芯片上系统(SoC)电路的开发工作包含用于提供高度可配置模拟电路的开关启用式可配置模拟前端(cAFE)。高度可配置性在市场上是战略优势。例如，具有cAFE的单SoC可由用户针对用于各种不同用户应用的连接、功能及参数进行自定义。
此外，这些装置的可用内建自测试(BIST)降低测试成本。这些基于cAFE的电路设计包含具有通常由常规线性金属氧化物半导体场效应晶体管(MOSFET)提供用于切换以提供灵活可配置信号路由及处理的可配置连接的集成模拟总线。
发明内容
本发明内容经提供以按简化形式简要介绍下文在具体实施方式(包含提供的图式)中进一步描述的所揭示概念。本发明内容并不希望限制所要求的主题的范围。
所揭示实施例认识到，可配置模拟集成电路(IC)中的常规线性金属氧化物半导体场效应晶体管(MOSFET)开关的寄生属性导致切换配置中的电容及二极管泄漏，这可能限制电路性能及/或电路可配置性。还认识到，这些寄生效应中的大部分起因于MOSFET的源极或漏极(S/D)区域为允许其实施方案所致的大小扩展。
所揭示实施例包含通过在开关电路中包含具有非标准装置布局的所揭示MOSFET而实现的可配置IC，所揭示MOSFET包括本文中被称为SGEFET的实质栅极封闭(SGE)内电极例如用于提供可配置模拟前端(cAFE)。SGEFET的内电极(源极(S)或漏极(D)，在所属技术领域中其可能在实际操作中在特定偏压条件下动态地从其为S或D的标称名称切换)连接到一般包含用于连接电路组件(或电路模块)到彼此以及输入及输出(I/O)端口的多个总线线路的模拟总线。如本文中所使用，“模拟”总线线路意指这些总线线路具有经选择用于模拟信号传输的传输特性。
如本文中所使用，所揭示SGEFET的“实质栅极封闭”指代至少三侧(270°)被MOS晶体管的栅极(G)环绕的内S扩散或内D扩散，其包含G完全环绕(360°)内电极的环形FET。所揭示SGEFET可与常规线性MOSFET对照，常规线性MOSFET具有其中G呈线性形状且位于S与D之间的线性布局。
所揭示实施例包含包括SGEFET的可配置AFE，所述SGEFET具有以几乎所有任意方式提供多个模块或电路的多个输入及输出的连接性的模拟总线。相比之下，专用的常规AFE具有两个模块之间或一个模块与多个垫之间的减少的连接性。
应认识到，与常规线性MOSFET的S或D电极相比，所揭示MOSFET的内电极具有实质较低的内面积且因此具有实质较低的寄生效应。已发现，所揭示SGEFET的寄生属性为常规线性MOSFET的寄生属性的大致约1/4，这允许更多所揭示基于MOSFET的开关放置在IC上及/或提供更低的二极管泄漏电流及寄生开关电容。所揭示cAFE的一个特定应用是用于微控制器单元(MCU)，其中所揭示SGEFET用于在cAFE内实施的开关。
如本文中所使用，“高度cAFE”为包含可通过可配置模拟总线互连且通过作为切换元件的所揭示SGEFET启用的多个可配置模拟电路模块的资源池。互连的资源池可包含可部分冗余(例如，在给定cAFE中的2个功率放大器(PA))的多个不同模拟电路，包含但不限于PA、模数转换器(ADC)、数模转换器(DAC)。
可配置模拟总线可对多数路线(即，多个路径，例如两个电路模块端子之间的总线线路)提供一个以上互连选项。或者，电路模块的资源池可包含相同电路或单元(即，阵列)，且在这种情况下单线路可多路复用成所有电路或单元的子集。
附图说明
现将参考不一定按比例绘制的随附图式，其中：
图1A为常规线性MOSFET的布局的俯视透视图。
图1B为被展示为其内电极被栅极堆叠完全包围的环形FET的实例性SGEFET的布局的俯视透视图。
图1C为沿图1B中所描绘的切割线A-A′的环形FET的横截面图。
图1D为根据实例性实施例的另一实例性环形FET变体的布局的俯视透视图。
图1E为根据实例性实施例的另一实例性U形FET SGEFET变体的布局的俯视透视图。
图1F为根据实例性实施例的实例性华夫(waffle)结构SGEFET变体的布局的俯视透视图。
图2A描绘根据实例性实施例的包含支撑电路模块及IO到SoC的MCU的可切换连接的高度可配置AFE(cAFE)的实例性半导体装置的框图布局，其中模块中的一者具有内置开关矩阵。
图2B描绘根据实例性实施例的用于实施所揭示开关控件中的一部分以控制NMOSSGEFET的实例性电路。
图3A及3B分别为根据实例性实施例的包含所揭示SGEFET的单晶体管开关及传输栅极实施方案的描绘。
图4A及4B各自为根据实例性实施例的包含所揭示SGEFET的实例性级联开关实施方案的描绘。
图5为具有包含所揭示SGEFET的开关的电路以及用于最小化泄漏的缓冲器电路的示意图，其中模拟总线或另一线路可用于分配相关线路的缓冲电压电平。
图6为根据实例性实施例的包含所揭示基于SGEFET的传输栅极的实例性级联多路复用器电路实施方案。
具体实施方式
实例性实施例是参考图式描述的，其中相同参考数字用于标示相似或等效元件。所说明动作或事件的排序不应被视为限制性，因为一些动作或事件可按不同次序发生及/或与其它动作或事件同时发生。此外，一些所说明动作或事件可无需实施根据本发明的方法。
此外，如本文中所使用，无进一步限定的术语“耦合到”或“与...耦合”(等)希望描述直接电连接或间接电连接。因此，如果第一装置“耦合”到第二装置，那么所述连接可通过其中在路径中仅存在寄生效应的直接电连接或通过经由包含其它装置及连接的中间项进行的间接电连接。对于间接耦合，中间项通常不修改信号的信息但可调整其电流电平、电压电平及/或功率电平。
图1A为常规线性MOSFET 100的布局的俯视透视图。MOSFET 100被展示为建置在具有半导体表面103的衬底102上。MOSFET 100的宽度被展示为W。MOSFET 100包含源极(S)105、漏极(D)106及在栅极电介质(未展示)上包括栅电极的栅极堆叠(GS)107。展示到D 106a的矩形接触件及到S 105a的矩形接触件。MOSFET 100的S及D在大小(面积)及其它特性(包含寄生电容)方面相同，且差别仅在于其布局及在电路操作期间的所得偏压。
图1B为圆环形FET 110(后文为环形FET)的布局的俯视透视图。环形FET被展示为建置在具有半导体表面103的衬底102上。环形FET 110包含内源极(S)115、外漏极(D)116及在栅极电介质(图1B中未展示，参见图1C)上包括栅电极且完全封闭S 115的栅极堆叠(GS)117。到D 116的矩形接触件被展示为116a，且到源极115的矩形接触件被展示为115a。所揭示实施例的接触件形状不限于矩形。此外，环形无需为圆形。
可见，与线性MOSFET 100相比，环形FET 110使用明显更大的布局面积，且与具有任选衬底(主体)连接的线性MOSFET 100不同，所揭示SGEFET(例如环形FET 110)需要连接到半导体表面103或衬底102(或主体)以进行正确操作。关于MOS晶体管寄生效应，与线性MOSFET 100相比，所揭示SGEFET的寄生效应仅在SGEFET栅极的内侧(图1B中的S 115)上较低。在SGEFET栅极的外侧(图1B中的D 116)上，SGEFET的寄生效应高于线性MOSFET 100的寄生效应。因此，仅通过将SGEFET(例如环形FET110)用于如本文中所揭示的开关或多路复用器不一定减小寄生负载，因为G的一侧上的寄生效应减小被G的另一侧上的寄生效应增大抵消。这些差别同样解释了本发明之前的环形FET装置为何大体上仅用作抗辐射电路的晶体管元件，而非例如在由IC设计者的制造商提供的程序开发包(PDK)中用作传输栅极中的标准组件。
然而，所揭示实施例认识到，在SGEFET(例如环形FET 110)用于形成多路复用器以连接单线路、输入或电路到大量的多个不同线路、输入或电路...时明显减小寄生效应，其中在到多路复用的单线路的低寄生效应内电极接触件之间存在直接连接。这种情况在IC设计中并不常见且仅在建置具有多个互连选项或阵列的所揭示高度可配置AFE时发生。
如上文所述，除矩形外，还可使用其它电极接触件形状，例如圆形。尽管环形FET110被标记为“现有技术”，但已知环形FET 110仅用于抗辐射IC装置，而非用于如本文中所揭示具有多个互连选项或阵列的高度可配置AFE。
图1C为沿图1B中所描绘的切割线A-A′的环形FET 110的横截面图。环形FET 110包含具有半导体表面103的衬底102，所述衬底102可为基本半导体，例如硅、锗或金刚石(碳)。衬底102及其半导体表面103还可包括块状形式的复合半导体，例如碳化硅、砷化镓、砷化铟及磷化铟，或在衬底102上具有外延半导体表面103。衬底102还可包括合金半导体，例如硅锗(SiGe)、碳化锗、磷化镓砷及磷化镓铟。根据一些实施例，衬底102/半导体表面103可包括绝缘体上半导体(SOI)结构。根据其它实施例，衬底102/半导体表面103可包括p型掺杂区域及/或n型掺杂区域。例如，衬底102/半导体表面103可包含n型MOS(NMOS)晶体管的p型掺杂物(例如，p阱)或p型MOS(PMOS)晶体管的n型掺杂物(例如，n阱)。图1C中未展示通常经提供用于环形FET 110的衬底(或主体)接触件。
GS 117被展示为在栅极电介质117b上包含栅电极117a。栅电极117a可包括各种栅极材料，包含多晶硅，或者金属或金属合金。栅极电介质117b可包括各种栅极电介质，包含本文中被定义为具有至少5的k值(对氧化硅的3.9)的高k电介质，例如SiON或HfO2。
在开关电路中将所揭示SGEFET(例如图1B及图1C中所示的环形FET 110而非图1A中所示的常规线性MOSFET 100)用于提供内S 115连接到模拟总线的cAFE提供本文中所承认的明显性能优势。单位栅极宽度(W)的模拟总线端子S/D面积及寄生效应与图1A中所示的常规线性MOSFET 100之比为约1/4。因此，寄生效应减小约4x(四倍)且开关性能(例如，速度)得以改进，或约4x以上的开关可放置在IC上。借助于更多开关，可提供多得多的可行配置＝2N(N＝开关数目)。因此，可支持明显更大量的用户应用。
所揭示SGEFET可用于各种不同电路。关于包含包括支持电路模块(模块)及IO到SoC的MCU的可切换连接的所揭示SGEFET的所揭示cAFE的实例性半导体装置(参见下文所描述的图2A)，组件更一般来说包含MCU或现场可编程门阵列(FPGA)、可编程AFE或其它可编程模拟电路、使多个模块互连的模拟总线、控制电路及基于所揭示SGEFET(例如环形FET)的开关电路。
图1D到图1F描述对照环形FET 110的替代SGEFET实施方案。一些变体涉及减小G对内电极的包围程度到介于270°(3侧)与全360°(由环形FET 110提供)之间的某度。这些替代实施方案通常提供略少于使用环形FET 110的实施方案的开关及AFE可配置性。例如，下文描述C形及U形SGEFET实施方案。
图1D为根据实例性实施例的实例性C形SGEFET 140的布局的俯视透视图。所属领域的一般技术人员可设想C形SGEFET 140的许多变体。在这个实施例中，包含接触件141a的一个内S或D 141的三侧被包含接触件143a的外S或外D 143封闭，且内S或D 141被SGEFET 140的栅极堆叠147(除到GS 147的栅电极(栅极)的栅极接触件147c外)完全封闭。栅极堆叠147的栅极可呈各种形状，包含圆形、椭圆形、矩形、具有切短边缘的矩形或近似圆形或椭圆形的多边形。
图1E为根据实例性实施例的实例性U形SGEFET 150的布局的俯视透视图。如本文中所定义，U形SGEFET具有在被晶体管栅极堆叠157环绕以形成半圆的三侧上包含接触件151a的一个“内”S/D接触件/扩散件151。栅极堆叠157半圆可为圆形、椭圆形、矩形、具有切短边缘的矩形或近似圆形或椭圆形的多边形。除栅极接触件157a外，栅极堆叠157被具有接触件153a的外S/D接触件153的至少三侧环绕。多个这种形状可按阵列或华夫结构组合以增大晶体管宽度。
图1F为根据实例性实施例的实例性SGEFET华夫结构170的布局的俯视透视图。如所示，多个SGEFET形状可按华夫结构(或阵列)组合以增大总SGEFET宽度且因此增大其电流驱动能力。多个栅极堆叠展示为被识别为具有栅极接触件177a的GS 177，多个内S或D展示为被识别为具有接触件171a的内S或D 171，且多个外S或D展示为被识别为具有接触件173a的外S或外D 173。
图2A描绘根据实例性实施例的包含支持电路模块(模块)及IO到彼此及SoC的MCU270的可切换连接的cAFE的实例性半导体装置200的框图布局，其中模块210中的一者中具有开关矩阵2603。尽管未展示，但SoC通常包含其它集成电路模块，例如USB控制器及收发器。MCU 270被展示为包含开关控件271、第一非易失性程序存储器272、易失性数据存储器273、数字I/O(接口)274、中央处理单元(CPU)275及时钟276。MCU270还被展示为包含数字数据总线278及地址总线279。开关控件271被展示为耦合到被展示为2601、2602、2603、2604及2605的相应开关矩阵，其中由开关控件271提供的控制信号控制相应开关矩阵中的开关的状态(开或关)。在上文拓展性描绘中展示开关矩阵2601，其展示多个独立开关(展示12个实例性开关)，其中每个开关包含所揭示SGEFET，例如环形FET。
每个开关矩阵用作模拟总线247与每个模块或IO连接之间的可配置链接，其使能够从任何IO或模块连通到另一IO或模块，或从任何IO或模块连通到MCU 270。开关矩阵中的每个单独开关可连接模拟总线247的N个总线线路中的任一者与模块或IO中的任一者。在图2A中由被展示为接近跨被展示为耦合到开关矩阵的线路的对角线的字母指示到每个模块(206、211、215或220)或IO(235)的线路(连接)的数目，其中展示了到IO 235的M个(M＞1)连接、到模块205的O个(＞1)连接、通过直接连接到模拟总线247的到模块210的N个连接、到模块220的R个(＞1)连接及到模块215的Q个(≥1)连接，Q个(≥1)反映其中通过单线路连接单模块的最简单可行布置。开关矩阵无需对于所有连接的模块均相似或插满所述数目的开关。模拟总线247的每个线路不一定连接到每个模块连接。
cAFE被展示为包含通过其各自开关矩阵耦合到具有N个总线线路的模拟总线247的多个模块，包含模块205、210、215及220。如上文所述，模块210具有内置开关矩阵2603，而其它模块具有连接到外部开关矩阵的总线线路，其中模块205被展示为具有O个(O＞1)线路连接到开关矩阵2602的模拟总线，其中开关矩阵2602连接到模拟总线247的N个线路。这些模块205及210中的一些具有分别到其各自垫/IO 206及211的直接连接。其它‘内部’模块215及220自身不具有到垫/IO的直接连接，且仅可切换地连接到模拟总线247。更一般来说，模块可通过模拟总线247的多个线路连接到垫或其它模块。
如上文所述，所揭示模块可包含但不限于各种不同模拟或混合信号电路模块，包含但不限于运算放大器、仪表放大器或跨导放大器、功率放大器(PA)、或其它可配置电压或电流模式放大器、积分器、滤波器、采样保持电路、混频器、ADC、DAC、比较器、调制器、振荡器(例如，电压控制的振荡器)、或可对这种功能性编程的电路(例如，开关电容器电路)。所揭示cAFE还可包含部分冗余(例如，在给定cAFE中2个PA)。垫/IO可包含作为输入、比较器、缓冲器、驱动器、调节器、电流源、到其它垫的开关连接、电源、或内部总线或例如模块内包含的电路的数字或模拟电路。
图2B描绘根据实例性实施例的用于实施图2A中所示的开关控件271中的一部分以控制NMOS SGEFET的实例性电路280连同相似地用于下面的后续特定图的其紧凑框表示280′。电路280被展示为具有受通常通过数据总线及地址总线接收的信号控制的组合逻辑290(具有或不具有寄存器)。为简明起见，图2B中未展示图2A中被展示为来自MCU 270的数字数据总线及地址总线的连接，其提供被展示为到组合逻辑290的x1及x2输入。此外，电路280限制在其逻辑电路中且仅被展示为提供两个输出(μ1及μ2)，其中μ1及μ2为在图2B中的框表示280′中被表示为f(x1....xn)的输入x1到xn的函数(其中明确展示x1及x2)，但在实际电路中所揭示开关控件的多得多的输出可通过添加更多输入及更多逻辑电路来实施。
基于输入x1及x2，图2B中所示的组合逻辑290驱动被展示为包含提供被展示为μ2的输出的CMOS反相器295的第一子电路，其中μ2经配置以连接到所揭示NMOS或PMOS SGEFET的栅极以提供VDD或GND以便使SGEFET进入导电(开)或非导电(关)状态。任选地，通过改变电力供应器干线电压，SGEFET的栅极还可连接到高于VDD或低于GND的电势以改进开关特性。
图2B中所示的组合逻辑290驱动平行于第一子电路的第二子电路，所述第二子电路被展示为包含耦合到与另一NMOS晶体管293串联的NMOS晶体管292的栅极的CMOS反相器291，所述CMOS反相器291在NMOS晶体管292与NMOS晶体管293之间的共享节点处提供被展示为μ1的输出。所示VFW电力供应器通常设置为GND±低于漏极压降的电势，例如±0.2V到0.5V。因此，μ1经配置用于对NMOS SGEFET的主体偏压控制以改进ITS开关特性。为提供用于PMOS SGEFET主体偏压控制的子电路，第一及第二串联连接的PMOS晶体管将取代NMOS 292、293且电力供应器干线电压将为VDD及VDD±低于二极管压降的电势，例如0.2V到0.5V。
关于主体偏压，控制SGEFET的背栅极(主体)上的电势依赖于涉及通过变更源极块电压所致的MOSFET阈值电压变更的主体效应。因为主体电势影响MOSFET阈值电压(当其不连结到例如源极的端子时)，所以其可被视为第二栅极，且有时被称为“背栅极”；主体效应有时被称为“背栅极效应”。
所揭示开关电路的输出可用于连接到所揭示SGEFET的背栅极且到电势以通过在栅极与主体端子之间产生电压差而变更SGEFET的阈值电压。这个电压差产生电场，其在半导体-栅极电介质界面处产生“反相层”或“通道”。反相通道与源极及漏极为相同类型(p型或n型)，因此提供电流可从中通过的通道。改变栅极与主体之间的电压会调制这层的导电性且从而控制漏极与源极之间的电流流动。
背栅极偏压可用于使用低于VDD(对于p型SGEFET)或高于GND(对于n型SGEFET)的主体电势对处于导电状态的装置施加正向偏压及增强n型SGEFET的导电性，而非将常规背栅极电势用于GND的n型SGEFET及VDD的p型SGEFET。此外，任选地，开关控件可产生连接到SGEFET的背栅极且到高于VDD(对于p型SGEFET)或低于GND(对于n型SGEFET)的电势以施加反向偏压到SGEFET及改进其开关切断的输出。级联开关的开关控件(后文被展示为开关控件450)或多路复用器可包括图2B中所示的非反相及反相开关控件子电路的组合。
图3A及3B分别为根据实例性实施例的具有单SGEFET开关的电路300及具有传输栅极开关实施方案的电路340的描绘。在每种情况中，SGEFET的内S或D接触件(由被环绕的″i″指示)直接连接到模拟总线330的N个总线线路中的一个总线线路以最小化模拟总线330上的电容及接面泄漏。
在图3A中，SGEFET 360被展示为其内D 361经由SGEFET 360连接到模拟总线330的总线线路的NMOS SGEFET。模块380连接到SGEFET 360的外S 362。SGEFET 360的G被展示为363。被展示为320的开关控件提供栅极控制偏压信号及主体控制偏压信号两者以控制SGEFET 360，包含用于打开及关掉SGEFET 360及用于任选地如上文所描述般使用主体效应以在SGEFET 360开时增强其导电性及在SGEFET 360关时减小泄漏。可通过感测SGEFET 360的一侧CLARIFY(例如内D 361的节点)上的电势并依据感测的电势调节栅极电势及主体电势而进一步增强主体偏压。在电路300的操作中，当通过开关控件320打开SGEFET 360时，模块380连接到模拟总线330的总线线路以容许双向信号通信。
图3B描绘包括传输栅极(TG)385的SGEFET开关实施方案340，包含平行于彼此的SGEFET 375(作为NMOS晶体管)及SGEFET 390(作为PMOS晶体管)。如所属技术领域中已知，TG或模拟开关被定义为选择性地阻止或通过从其输入到其输出的信号电平的电子元件，且包括与单独栅极连接(常规上NMOS晶体管漏极连结到PMOS晶体管源极，并且NMOS晶体管源极连结到PMOS晶体管漏极)并联联结的PMOS晶体管及NMOS晶体管。然而，如上文所述，电流方向可交替或界定模糊，因此对于PMOS及NMOS两者，可能难以将电极定义为S或D。然而，与常规基于MOS装置的开关相比，SGEFET的内接触件(S或D，或反之)将直接连接到模拟总线以减小寄生电容及泄漏。PMOS晶体管(SGEFET 390)及NMOS晶体管(SGEFET 375)的控制栅极通过开关控件350以互补方式加偏压，使得PMOS晶体管及NMOS晶体管两者在任何给定时间同开或同关。开关控件350被展示为具有输入x1到xn，其中x1及x2被明确展示为输入且具有四个输出μ1、μ2、μ3及μ4。
SGEFET 375的内漏极381和SGEFET 390的内源极392两者都被展示为连接到模拟总线330以最小化模拟总线330上的电容及泄漏。SGEFET 390的外漏极391及SGEFET 375的外源极382连接到模块380。SGEFET 375的栅极被展示为383，且SGEFET390的栅极被展示为393。在电路340的操作中，当开关控件350打开TG 385时，模块380通过TG 385耦合到模拟总线330的总线线路以容许双向信号通信。
图4A及4B分别为根据实例性实施例的在所示传输栅极中具有与SGEFET级联的开关实施方案的实例性电路400及440的描绘。现在，开关控件在图4A、图4B以及下文所描述的图5及图6中被展示为450，其如同上文所描述的开关控件320及350可任选地提供SGEFET的背栅极偏压、电势感测及增强的截止电压(cut-off)。开关控件450被展示为具有输入x1到xn(其中x1及x2被明确展示为输入且具有四个输出μ1、μ2、μ3及μ4)及产生被展示为μn的另一输出且连接到下文所描述的中间节点442的额外控制电路。
开关控件450还被展示为包含可以基于在下文所描述的图5中所示用于最小化开关电路中的泄漏的布置的缓冲器电路480。缓冲器电路480可为可包括传输栅极的三态缓冲器，其在图5中所示的缓冲器530的输出531处输出电势。替代地，缓冲器电路480可为本地完备缓冲器电路，例如实施为折叠级联。缓冲器电路480的μn输出是通过被展示为xn的输入启用。在图5中所示，被展示为B的到缓冲器电路480的输入可连接到具体电势或节点，例如到模拟总线330的连接线路以减小跨模拟总线330与中间节点442之间的NMOS晶体管405及PMOS晶体管410的亚阈值泄漏。更一般来说，B可为在模拟总线330上或在别处感测的电压(例如，B还可在模块或IO内感测)。
在图4A中，分别与例如在图3A及3B中所示的基于单SGEFET的开关及单TM开关相比，基于级联SGEFET的开关包括与TG 425串联的TG 415以允许进一步最小化模拟总线330上的电容及泄漏。
NMOS晶体管405的内D 401及PMOS晶体管410的内S 411直接耦合到模拟总线330的总线线路。NMOS晶体管435的内S 418及PMOS晶体管420的内D 423耦合到模块380。存在被展示为到TG 415与TG 425之间的中间节点442且到开关控件450的连接。由缓冲器电路480提供的开关控件450的μn输出被展示为在开关的一侧上驱动中间节点442到感测的电压电平并取决于感测的电势调节中间节点442上的电势。这个感测及基于感测的电压调节布置可减小跨TG 415及425的亚阈值泄漏。在电路400的操作中，当TG 415及TG 425同开时，模块380连接到模拟总线330的总线线路以容许双向信号通信。
图4B为串联联结TG 415的NMOS晶体管405及PMOS晶体管410以及TG 425的NMOS晶体管435及PMOS晶体管420的图4A变体。与图4A中一样，NMOS晶体管405的内D 401及PMOS晶体管410的内S 411耦合到模拟总线330，且NMOS晶体管435的内S 418及PMOS晶体管420的内D 423耦合到模块380。开关控件485被展示为具有由缓冲器电路480提供的输出μn以驱动TG 415的NMOS晶体管405与TG 425的NMOS晶体管435之间的中间节点447。开关控件485还包含另一缓冲器电路480′，所述缓冲器电路480′被展示为通过xn′启用且具有提供输出μn′的输入B′以驱动TG 415的PMOS晶体管410与TG425的PMOS晶体管420之间的中间节点448到在开关的一侧上感测的电压电平并取决于感测的电势调节电势。这个布置可减小跨TG的亚阈值泄漏。在操作中，当TG 415及425同开时，模块380连接到模拟总线330的总线线路以容许双向信号通信。
图5为基于图4A中的布局的电路示意图500，其中添加缓冲器530以进一步最小化泄漏，其中模拟总线330(或另一线路)用于在被展示为相关线路的输出531的缓冲器输出处分配缓冲的电压电平。通过连接到TG 415与TG 425之间的中点处的节点(连接基于SGEFET的TG 415及TG 425中的一者、多者或所有者到缓冲器530(例如整体增益非反相运算放大器))，可实际上消除TG 415及TG 425中的SGEFET的相关亚阈值泄漏。从开关控件450中的缓冲器电路480的输入B到缓冲器530的一个输入的连接可用于以三态输出实施缓冲器530。
图6为根据实例性实施例的包含所揭示基于SGEFET的开关的实例性TG及级联多路复用器电路600实施方案。如图4A中所示，模块380通过与TG 425串联的TG 415可切换地连接到模拟总线330上的总线线路，TG 415及TG 425两者受开关控件450所致的栅极偏压及主体偏压控制。模块380还通过自身受开关控件450控制的TG 620(包含NMOS晶体管605及PMOS晶体管610)可切换地连接到开关控件450。NMOS晶体管605及PMOS晶体管610两者的低寄生效应内电极耦合到模块380。
TG 415与TG 425之间的中间节点442耦合到TG 620的节点616，其被展示为通过开关控件450的缓冲器电路480的μn输出驱动。在电路600的操作中，提供的功能与其它级联TG相似。为在TG 415处于导电(开)状态下实施多路复用，TG 425或TG 620、或TG 425及TG 620两者可经接通以进入其导电状态。级联多路复用器电路600可在中间节点442的任一侧上包含更多TG且可与上文所描述用于泄漏检测的方法结合。开关控件450可任选地在具有/不具有上文所描述的反向/正向偏压/截止电压技术的情况下实施。
具有基于环形FET的开关或更一般来说基于SGEFET的开关的cAFE的所揭示实施例的优势包含与开关数目至少加倍(例如约四倍)相同的性能。如果一个总线确定性能(如上文所述因为每个开关添加的电容明显降低(例如，每个开关1/4电容))，那么连接到这个总线的开关的数目可增大约4倍(4x)。随着排列数目以指数方式增减，可配置性非常明显地增大使得可满足更多应用。
所揭示cAFE可用于如上文所述的各种IC，包含SoC及MCU以及多裸片芯片/SoC。MCU的一些实例性应用包含工业传感器、自动化及安全装置、运动手表及个人医疗装置。
本发明所属领域的技术人员将明白，在所主张发明的范围内许多其它实施例及实施例变动是可能的，且在不背离本发明范围的情况下可对所描述实施例作出进一步添加、删除、替换及修改。

Claims (20)

1.一种可配置集成电路IC，其包括：
具有半导体表面的衬底，所述IC形成在所述半导体表面内部和上面，所述IC包含：
可配置模拟前端cAFE，其包含至少一个电路模块或输入/输出IO；
模拟开关，其具有至少一个第一实质栅极封闭金属氧化物半导体场效应晶体管SGEFET，所述第一SGEFET具有在栅极电介质上包含栅极的栅极堆叠、源极及漏极，
其中所述漏极或所述源极为相对于所述栅极堆叠的实质栅极封闭SGE内电极且所述源极及所述漏极中的另一者在所述栅极堆叠外；及
模拟总线；
其中所述第一SGEFET的所述内电极直接耦合到所述模拟总线；及
开关控件，其提供控制信号到所述第一SGEFET的至少所述栅极用于控制所述电路模块或所述IO与所述模拟总线之间的连接性。
2.根据权利要求1所述的可配置IC，其中所述第一SGEFET为环形FET。
3.根据权利要求1所述的可配置IC，其中所述模拟开关是由单晶体管组成。
4.根据权利要求1所述的可配置IC，其中所述模拟开关进一步包括与所述第一SGEFET一起配置以提供第一传输栅极TG的第二SGEFET。
5.根据权利要求1所述的可配置IC，其中所述模拟开关进一步包括配置在一起以提供第二TG的第三SGEFET及第四SGEFET，呈级联TG布置的所述第一TG及所述第二TG在所述第一TG与所述第二TG之间具有中间节点。
6.根据权利要求5所述的可配置IC，其中所述开关控件在所述第一TG中耦合到所述第一SGEFET的所述栅极及主体以及所述第二SGEFET的栅极及主体，在所述第二TG中耦合到所述第三SGEFET的栅极及主体以及所述第四SGEFET的栅极及主体。
7.根据权利要求6所述的可配置IC，其中所述开关控件经配置以感测所述中间节点上的电势(感测的电势)，并且取决于所述感测的电势调节在所述第一TG中施加到所述第一SGEFET的所述栅极及所述主体以及所述第二SGEFET的所述栅极及所述主体且在所述第二TG中施加到所述第三SGEFET的所述栅极及所述主体以及所述第四SGEFET的所述栅极及所述主体的电势，以在开状态下增强导电性且在关状态下减小泄漏。
8.根据权利要求5所述的可配置IC，其进一步包括缓冲器，所述缓冲器具有通过所述模拟总线耦合到在所述第一TG中包含所述第一SGEFET的所述内电极的节点的输入及耦合到所述开关控件的输出。
9.根据权利要求5所述的可配置IC，其中所述模拟开关包括级联多路复用器电路。
10.根据权利要求1所述的可配置IC，其中所述电路模块是由选自由下列项组成的组的至少一者组成：运算放大器、仪表放大器、跨导放大器、功率放大器PA、模数转换器ADC、数模转换器DAC、积分器、滤波器、混频器、比较器、调制器及振荡器。
11.根据权利要求1所述的可配置IC，其中所述可配置IC包括微控制器单元MCU，所述MCU包含：
所述开关控件、程序存储器、数字I/O接口及中央处理单元CPU，每个上述装置耦合到地址总线及数据总线，
其中所述模拟开关包括包含所述第一SGEFET及至少一个第二SGEFET的至少一个开关矩阵，
其中所述至少一个电路模块或输入/输出IO包括多个所述电路模块，且
其中所述开关控件通过所述开关矩阵耦合到所述模拟总线。
12.根据权利要求11所述的可配置IC，其中所述开关矩阵是由单开关矩阵组成。
13.根据权利要求11所述的可配置IC，其中所述开关矩阵包含多个所述开关矩阵，其中所述多个所述开关矩阵中的至少一者在所述多个所述电路模块或所述IO中的一者内。
14.一种可配置集成电路IC，其包括：
具有半导体表面的衬底，所述IC形成在所述半导体表面内部和上面，所述IC包含：
可配置模拟前端cAFE，其包含至少一个电路模块或输入/输出IO；
模拟开关，其具有至少一个第一环形FET，所述第一环形FET具有在栅极电介质上包含栅极的栅极堆叠、源极及漏极，
其中所述漏极或所述源极为相对于所述栅极堆叠的封闭内电极且所述源极及所述漏极中的另一者在所述栅极堆叠外；及
模拟总线；
其中所述第一环形FET的所述内电极直接耦合到所述模拟总线；及
开关控件，其提供控制信号到所述第一环形FET的至少所述栅极用于控制所述电路模块或所述IO与所述模拟总线之间的连接性。
15.根据权利要求14所述的可配置IC，其中所述模拟开关进一步包括与所述第一环形FET一起配置以提供第一传输栅极TG的第二环形FET。
16.根据权利要求15所述的可配置IC，其中所述模拟开关进一步包括配置在一起以提供第二TG的第三环形FET及第四环形FET，呈级联TG布置的所述第一TG及所述第二TG在所述第一TG与所述第二TG之间具有中间节点。
17.根据权利要求16所述的可配置IC，其中所述开关控件在所述第一TG中耦合到所述第一环形FET的所述栅极及主体以及所述第二环形FET的栅极及主体，且在所述第二TG中耦合到所述第三环形FET SGEFET的栅极及主体以及所述第四SGEFET的栅极及主体。
18.根据权利要求17所述的可配置IC，其中所述开关控件经配置以感测所述中间节点上的电势(感测的电势)，并且取决于所述感测的电势调节在所述第一TG中施加到所述第一环形FET的所述栅极及所述主体以及所述第二环形FET的所述栅极及所述主体且在所述第二TG中施加到所述第三环形FET的所述栅极及所述主体以及所述第四环形FET的所述栅极及所述主体的电势，以在开状态下增强导电性且在关状态下减小泄漏。
19.根据权利要求16所述的可配置IC，其进一步包括缓冲器，所述缓冲器具有通过所述模拟总线耦合到在所述第一TG中包含所述第一环形FET的所述内电极的节点的输入及耦合到所述开关控件的输出。
20.根据权利要求16所述的可配置IC，其中所述模拟开关包括级联多路复用器电路。
CN201510048399.5A 2014-01-31 2015-01-30 具有实质栅极封闭内电极mosfet开关的电路的可配置模拟前端 Active CN104821310B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/170,052 US9520880B2 (en) 2014-01-31 2014-01-31 Configurable analog front ends for circuits with substantially gate enclosed inner electrode MOSFET switch
US14/170,052 2014-01-31

Publications (2)

Publication Number Publication Date
CN104821310A true CN104821310A (zh) 2015-08-05
CN104821310B CN104821310B (zh) 2018-11-16

Family

ID=53731558

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510048399.5A Active CN104821310B (zh) 2014-01-31 2015-01-30 具有实质栅极封闭内电极mosfet开关的电路的可配置模拟前端

Country Status (2)

Country Link
US (1) US9520880B2 (zh)
CN (1) CN104821310B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032921B2 (en) * 2015-07-31 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10254340B2 (en) 2016-09-16 2019-04-09 International Business Machines Corporation Independently driving built-in self test circuitry over a range of operating conditions
US11165434B2 (en) 2019-03-15 2021-11-02 Analog Devices International Unlimited Company Leakage reduction for multi-function configurable circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002156A (en) * 1997-09-16 1999-12-14 Winbond Electronics Corp. Distributed MOSFET structure with enclosed gate for improved transistor size/layout area ratio and uniform ESD triggering
US7420469B1 (en) * 2005-12-27 2008-09-02 Impinj, Inc. RFID tag circuits using ring FET
US20110231157A1 (en) * 2010-03-18 2011-09-22 General Electric Company Configurable analog input circuit
CN103456792A (zh) * 2013-08-12 2013-12-18 泓广科技有限公司 半导体元件结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3866064A (en) * 1973-08-22 1975-02-11 Harris Intertype Corp Cmos analog switch
DE3226339C2 (de) * 1981-07-17 1985-12-19 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Analoge Schaltervorrichtung mit MOS-Transistoren
US4473761A (en) * 1982-04-23 1984-09-25 Motorola, Inc. Solid state transmission gate
JP2600753B2 (ja) * 1988-02-03 1997-04-16 日本電気株式会社 入力回路
JPH024011A (ja) * 1988-06-21 1990-01-09 Nec Corp アナログスイッチ回路
US6304987B1 (en) * 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
JPH0629812A (ja) * 1992-07-09 1994-02-04 Toshiba Corp 電位データ選択回路
EP0698966B1 (en) * 1994-07-29 1998-10-07 STMicroelectronics S.r.l. MOS transistor switch without body effect
US6144327A (en) * 1996-08-15 2000-11-07 Intellectual Property Development Associates Of Connecticut, Inc. Programmably interconnected programmable devices
US5767733A (en) * 1996-09-20 1998-06-16 Integrated Device Technology, Inc. Biasing circuit for reducing body effect in a bi-directional field effect transistor
US5880620A (en) * 1997-04-22 1999-03-09 Xilinx, Inc. Pass gate circuit with body bias control
JP3239867B2 (ja) * 1998-12-17 2001-12-17 日本電気株式会社 半導体装置
US6955932B2 (en) * 2003-10-29 2005-10-18 International Business Machines Corporation Single and double-gate pseudo-FET devices for semiconductor materials evaluation
US8878570B2 (en) 2011-09-30 2014-11-04 Silicon Laboratories Inc. Configurable analog front end
US8766701B1 (en) * 2013-03-08 2014-07-01 Xilinx, Inc. Analog multiplexing with independent power supplies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002156A (en) * 1997-09-16 1999-12-14 Winbond Electronics Corp. Distributed MOSFET structure with enclosed gate for improved transistor size/layout area ratio and uniform ESD triggering
US7420469B1 (en) * 2005-12-27 2008-09-02 Impinj, Inc. RFID tag circuits using ring FET
US20110231157A1 (en) * 2010-03-18 2011-09-22 General Electric Company Configurable analog input circuit
CN103456792A (zh) * 2013-08-12 2013-12-18 泓广科技有限公司 半导体元件结构

Also Published As

Publication number Publication date
US9520880B2 (en) 2016-12-13
US20150222268A1 (en) 2015-08-06
CN104821310B (zh) 2018-11-16

Similar Documents

Publication Publication Date Title
JP6686038B2 (ja) ゲート誘導ドレインリークを減少させたアナログスイッチ
US7986167B2 (en) Circuit configurations having four terminal devices
US6177826B1 (en) Silicon-on-insulator circuit having series connected PMOS transistors each having connected body and gate
JPH02161769A (ja) 伝送ゲート
US9379707B2 (en) Decoupling circuit and semiconductor integrated circuit
CN104821310A (zh) 具有实质栅极封闭内电极mosfet开关的电路的可配置模拟前端
US5789781A (en) Silicon-on-insulator (SOI) semiconductor device and method of making the same
KR100308546B1 (ko) 반도체집적회로장치
US20070177323A1 (en) High voltage switch using low voltage cmos transistors
JPH02188024A (ja) レベルシフト回路
CN108352835A (zh) 用于增加有源电感器工作范围和峰值增益的方法
JP2007110254A (ja) 集積回路
JP2002026720A (ja) 低消費電力回路
US8198935B2 (en) Transistor junction diode circuitry systems and methods
JPH03132115A (ja) 半導体集積回路
JPH06311022A (ja) 半導体論理回路装置
JPH05326713A (ja) 半導体装置の出力回路
JP2008028524A (ja) 信号切替装置
JP2001291835A (ja) 半導体装置
JPH05235741A (ja) ゲート回路及びそれを含む半導体装置
KR20070030794A (ko) 저전압형 ｃｍｏｓ 트랜지스터를 이용하는 고전압 스위치
JPH02150056A (ja) 半導体集積回路
JPH0697286A (ja) 半導体集積回路装置
JPH10261947A (ja) 半導体論理集積回路
JPH0537246A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210303

Address after: American Texas

Patentee after: TEXAS INSTRUMENTS Inc.

Address before: Fleisching, Germany

Patentee before: TEXAS INSTRUMENTS Inc.

TR01 Transfer of patent right