CN104756407A - 用于使用堆叠式金属氧化物半导体(mos)晶体管来匹配传输线特性的方法和设备 - Google Patents

Abstract

用于静电放电(ESD)保护的输出驱动器包括耦合在电源端子与第一差分输出端子之间的第一对堆叠式金属氧化物半导体场效应晶体管(MOS)器件。该输出驱动器还包括耦合在第二差分输出端子与接地端子之间的第二对堆叠式MOS器件。

Description

用于使用堆叠式金属氧化物半导体(MOS)晶体管来匹配传输线特性的方法和设备

技术领域

本公开一般涉及电压模式驱动器。更具体而言，本公开涉及用于使用堆叠式MOS晶体管来匹配传输线特性的方法和设备。

背景技术

在静电放电(ESD)流入集成半导体芯片时，该半导体芯片中的内部电路可能被损坏或出现故障。ESD主要流入输入/输出驱动器级。传统上，输入保护电路可被用在输入驱动器级以容适静电放电流。然而，类似的输入保护电路可能不能被用在输出驱动器级，因为设计约束不准许在输出缓冲区与接口端子之间使用电阻。此外，输出驱动器设计被指定为满足某些最小ESD规范。

概述

根据本公开的一个方面，描述了一种输出驱动器。所述输出驱动器包括耦合在电源端子与第一差分输出端子之间的第一对堆叠式金属氧化物半导体场效应晶体管(MOS)器件。所述输出驱动器进一步包括耦合在第二差分输出端子与接地端子之间的第二对堆叠式MOS器件。

根据本公开的另一方面，描述了一种操作输出驱动器的方法。该方法包括为耦合在电源端子与第一差分输出端子之间的第一对堆叠式MOS器件生成第一偏置电压以匹配第一传输线特性。该方法还包括为耦合在第二差分输出端子与接地端子之间的第二对堆叠式MOS器件生成第二偏置电压以匹配第二传输线特性。

根据本公开的进一步一方面，描述了一种输出驱动器。该输出驱动器包括在用于切换电子信号的第二装置上堆叠的用于切换电子信号的第一装置。第一和第二切换装置耦合在电源端子与第一差分输出端子之间。该输出驱动还器包括在用于切换电子信号的第四装置上堆叠的用于切换电子信号的第三装置。第三和第四切换装置耦合在第二差分输出端子与接地端子之间。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的其他特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。

附图简述

本公开的特征、本质和优点将因以下结合附图阐述的具体描述而变得更加明显。

图1解说了根据本公开的一方面的电压模式驱动器的示例性副本电路系统。

图2是解说根据本公开的一方面的包括堆叠式NMOS晶体管的示例性电压模式驱动器的示意图。

图3解说了根据本公开的一方面的用于操作包括堆叠式NMOS晶体管的电压模式驱动器的方法。

图4示出了其中可有利地采用本公开的一方面的示例性无线通信系统。

图5是解说用于半导体组件的电路、布局以及逻辑设计的设计工作站的框图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。

本公开的各方面可包括一种经改进的输出驱动器和用于该输出驱动器的经改进的ESD保护方法。

具体而言，本公开的一些方面生成基本上等于传输线的阻抗特性的导通电阻(Ron)，同时满足输出缓冲区设计的静电放电规范。本公开的一个方面用晶体管堆叠(例如，n型金属氧化物半导体场效应晶体管(NMOS晶体管))生成与传输线阻抗特性相匹配的50欧姆导通电阻。堆叠式NMOS晶体管包括安排在电压模式驱动器的差分输出端子与输出缓冲器的电源之间的一个以上晶体管。堆叠式NMOS晶体管还包括安排在电压模式驱动器的差分输出端子与输出缓冲器的接地端子之间的一个以上晶体管。

参考图1和2，根据本公开的一个方面示出了电压模式驱动器200的副本电路系统100。电压模式驱动器200对由副本电路系统100所提供的电流/电压/阻抗(或其经缩放版本)进行复制。基于由副本电路系统100所提供的电流/电压/阻抗(或其经缩放版本)，电压模式驱动器200被配置成控制与输出驱动器级240的输出驱动器电路260相关联的输出阻抗。

在这一配置中，副本电路系统100包括第一、第二、以及第三电路部分。第一电路部分包括第一电流源I1以及电阻器R1、R2、R3和R4。第二电路部分包括第二电流源I2、运算放大器102、晶体管T1和电阻器R5。第三电路部分包括第三电流源I3、运算放大器104、第二驱动器晶体管T2、第三驱动器晶体管T3、以及电阻器R6。在第三电路部分中，晶体管T2和T3被安排成堆叠式结构。晶体管T1、T2和/或T3可以是NMOS晶体管。

在图1中所示的配置中，电流源中的每个电流源耦合到电压源VDD且由可编程电流控制源Ictrl来控制。具体而言，电流源I1、I2以及I3中的每个输入被耦合到电源VDD。在一种配置中，电流源I1、I2以及I3生成基本上相同的输出电流。第一、第二和第三电路部分中的每个电路部分耦合到接地端子106。运算放大器102和104可为副本电路系统100输出电压(例如，Vr或Vb)。在这一配置中，副本电路系统100的期望电阻是基于电压来达成的。

在图1中，晶体管T1的漏极D1处的电压由来自第二电流源I2的输出电压与晶体管T1处的阻抗及电阻器R5的电阻的组合之积来定义。如上所提及的，第二电流源I2耦合至用于控制电流源I1、I2和I3的可编程电流控制源Ictrl。晶体管T1的栅极G1在端子110处耦合至运算放大器102的输出。端子110处的电压可以等于运算放大器102的输出电压Vr。晶体管T1的源极S1耦合至电阻器R5的端子112。电阻器R5的端子114耦合至接地端子106。运算放大器102的第二输入端子120可耦合至第一电路部分的端子128。端子128处的电压是Vs。运算放大器102的第一输入端子108耦合至第二电流源I2的输出。

如图1中进一步示出的，晶体管T2的漏极D2耦合至电阻器R6的端子116。电阻器R6的端子124处的电压由来自第三电流源I3的电流、晶体管T2和T3处的阻抗与晶体管R6的电阻的组合之积来定义。晶体管T2的栅极G2在端子110处耦合至运算放大器102的输出。端子110处的电压等于运算放大器102的输出电压Vr。晶体管T2的源极S2耦合至晶体管T3的漏极(D3)。晶体管T3的栅极G3在端子118处耦合至运算放大器104的输出。该运算放大器的输出处的电压是Vb。晶体管T3的源极S3耦合至接地端子106。运算放大器104的第二输入端子126通过运算放大器102的第二输入端子120耦合至第一电路部分的端子128。第二输入端子126处的电压Vs等于端子128和第二输入端子120处所定义的电压。运算放大器104的第一输入端子122耦合至第三电流源I3的输出。

在图1的配置中，供电电压Vs分别是运算放大器102和104的第二输入端子120和第二输入端子126的供电电压。具体而言，由第一电流源I1所生成的电流和电阻器R1、R2、R3以及R4定义了端子128处的供电电压Vs。与电阻器R2、R3以及R4相关联的端子130处的电压等于Vs。在本公开的一个方面，电阻器R2、R3以及R4被安排成并联配置。电阻器R1可与并联电阻器R2、R3以及R4串联。第一电流源I1耦合至端子128。端子132是电阻器R1、R2、R3以及R4的共享端子。电阻器R1的端子134耦合至接地端子106。

在一种配置中，电阻器R1、R2、R3以及R4被校准到预定值(例如，R1等于1.5千(1.5K)欧姆)且并联电阻器R2、R3以及R4的组合的电阻被校准到500欧姆。对电阻器R1、R2、R3以及R4进行校准维持了跨电阻器R1、R2、R3以及R4的随温度、功率以及电压变化的一致电阻。

在本公开的一个方面，电阻器R5对应于经校准的电阻R1，且跨晶体管T1的阻抗对应于跨并联电阻器R2、R3以及R4的电阻。具体而言，电阻器R5等于1.5K欧姆或基本上等于R1的电阻，且晶体管T1的阻抗是500欧姆或基本上等于跨并联电阻器R2、R3以及R4的电阻。因此，从端子128到接地端子106的总电阻等于或基本上等于从第一输入端子108到接地端子106的总电阻。因为通过第一输入端子108和端子128的电流也相等(即，来自I1的电流等于来自I2的电流)，所以第一输入端子108和端子128处的电压也相等。因为在晶体管T1导通时，在端子128处定义的电压与第二输入端子120处的电压相同，所以在晶体管T1活跃时，运算放大器102的第一输入端子108和第二输入端子120处的输入电压也相同。如果发生任何差异，则该电路工作以使输入电压相同。

类似地，电阻器R6对应于经校准的电阻R1，且跨晶体管T2和T3的阻抗的总和对应于跨并联电阻器R2、R3以及R4的电阻。具体而言，电阻器R6等于1.5K欧姆或基本上等于R1的电阻，且晶体管T2和T3的阻抗的总和是500欧姆或基本上等于跨并联电阻器R2、R3以及R4的电阻。因此，从端子128到接地端子106的总电阻等于或基本上等于从第一输入端子122到接地端子106的总电阻。因为通过端子128和第一输入端子122的电流是相等的(即，来自电流源I1的电流等于来自电流源I3的电流)，所以端子128和第一输入端子122处的电压也相等。因为在端子128处定义的电压与在第一输入端子122处定义的电压相同，所以运算放大器104的第一输入端子122和第一输入端子122处的输入电压是相同的。

晶体管T1、T2以及T3可由运算放大器102和104所生成的偏置电压Vr和Vb来偏置到它们相应的阻抗。具体而言，输出电压Vr从运算放大器102的输出环回以将晶体管T1和T2偏置到它们相应的阻抗，且来自运算放大器104的输出对晶体管T3进行偏置。另外，偏置电压Vr和Vb可以变化，以使得晶体管T1、T2以及T3的阻抗对应于第一电路配置的相应经校准电阻。

图2是解说根据本公开的一方面的包括堆叠式NMOS晶体管的电压模式驱动器200的示意图。如上所提及的，图2电压模式驱动器200对图1的由副本电路系统100所提供的电流/电压/阻抗(或其经缩放版本)进行复制。相对于图2的电压模式驱动器200的相应晶体管T4、T5、T6、T7以及T9的阻抗特性，副本电路系统100的晶体管T1、T2以及T3具有1:10的比率。例如，虽然图1的副本电路系统100生成跨晶体管T1和跨晶体管T2及T3的组合的500欧姆阻抗，但在图2的输出驱动器级240处，跨对应的晶体管T4或T6或者晶体管T5和T9或T7和T9的对应组合生成的总阻抗是50欧姆。即，输出驱动器级240处的50欧姆阻抗是由于副本电路系统100的晶体管与电压模式驱动器200的晶体管之间的1:10阻抗比率而导致的。

在这一配置中，输出驱动器级240处的总阻抗是50欧姆，因为电压模式驱动器200的输出驱动器级240是用相对于副本电路系统100的相应晶体管T1、T2以及T3的阻抗特性具有10:1的比率的晶体管T4、T5、T6、T7以及T9来实现的。结果，图2的电压模式驱动器200的单端输出电阻是50欧姆(例如，因10:1的比率而导致500/10欧姆)。在这一配置中，总阻抗(例如，50欧姆)与关联于电压模式驱动器200的传输线的阻抗相匹配。

如图2中所示，电压模式驱动器200经由差分输出端子outp 270和outn 272选择性地耦合至传输线。传输线可具有50欧姆特性阻抗。在这一配置中，电压模式驱动器200包括预驱动器级210和输出驱动器级240。预驱动器级210包括第一功率轨电路220和预驱动器电路230。输出驱动器级240包括第二功率轨电路250和输出驱动器电路260。

在本公开的一个方面，图1的副本电路系统100控制预驱动器级210，并且预驱动器级控制输出驱动器级240的输出阻抗。在这一配置中，副本电路系统100为预驱动器级210生成电压Vr。预驱动器级210的输出电压摆动由供电电压Vr来设定。具体而言，预驱动器级210在例如0伏与真实电压(诸如电压Vr)之间翻转。预驱动器级输出的上轨是Vr1(即，在第二输入端子214处和晶体管T10的漏极D10处定义的电压)，Vr1等于Vr。具体而言，输出电压Vr1从晶体管T10的漏极D10环回到运算放大器222的第二输入端子214。来自预放大器级210的尾电流可以用电流源I4来调整以控制输出电压摆动。

在这一配置中，第一功率轨电路220包括运算放大器222、电源VDD和晶体管T10。晶体管T10的源极S10耦合到电源VDD，栅极G10耦合至运算放大器222的输出，且漏极D10耦合至端子234。电容器Cr的第一端子226耦合到端子234且电容器Cr的第二端子228耦合至直流接地端子216。运算放大器222的第一输入端子212首先接收由副本电路系统100所生成的电压Vr。在这一配置中，预驱动器电路230的输出摆动由副本电路系统100所生成的供电电压Vr来设定。运算放大器222的第二输入端子214耦合至漏极D10以接收在漏极D10处定义的电压。

预驱动器电路230可以基于电流模式逻辑结构。代表性地，预驱动器电路230可包括晶体管T11和T12、电阻器R7和R8、接地端子218、以及电流源I4。晶体管T11的源极S11耦合至电流源I4的端子238；栅极G11耦合至差分输入端子inp 202；且漏极D11耦合至电阻器R7与漏极D11之间的端子232。电流源I4的端子239耦合至接地端子218。晶体管T12的源极S12耦合至电流源I4的端子238；栅极G12耦合至差分输入端子inn 204；且漏极D12耦合至端子236。电阻器R7和R8中的每个电阻器可耦合至端子234。电阻器R7和R8的电阻可约为200欧姆。差分输入端子(inp 202和inn 204)接收差分输入信号。在本公开的一个方面，晶体管T10是p型金属氧化物半导体场效应晶体管(PMOS晶体管)而晶体管T11和T12是NMOS晶体管。在操作中，作为在饱和状态中工作的结果，晶体管T10、T11以及T12可具有增加的阻抗。

如图2中所示，电压模式驱动器200还包括第二功率轨电路250和输出驱动器电路260。在本公开的一个方面，第二功率轨电路250包括运算放大器252、电源VDD以及晶体管T8。晶体管T8的源极S8耦合至电源VDD；栅极G8耦合至运算放大器252的输出；漏极D8通过端子262耦合至电容器Cs的第一端子264；并且Cs的第二端子269耦合至接地端子246以提供直流接地。在这一配置中，运算放大器252的第一输入端子242接收由副本电路系统100所生成的电压Vs。运算放大器252的第二输入端子244可耦合至漏极D8以接收在漏极D8处生成的电压。具体而言，输出驱动器级240的输出摆动由供电电压Vs来设定。输出驱动器级240的第二功率轨电路250提供输出驱动器电路260的端子262处的上轨输出电压Vs1。具体而言，在第二输入端子244和在漏极D8处定义的电压等于Vs。在这一配置中，输出电压Vs1从晶体管T8的漏极D8环回到运算放大器252的第二输入端子244。

输出驱动器电路260可包括晶体管T4、T5、T6、T7以及T9。晶体管T4、T5、T6以及T7被安排成交叉配置，如图2中所解说的，用于促成电流通过输出驱动器电路260。晶体管T4的源极S4耦合至晶体管T5的漏极D5，且晶体管T4的栅极G4通过端子232耦合至晶体管T11的漏极D11。晶体管T5的源极S5耦合至晶体管T9的漏极D9，且晶体管T5的栅极G5通过端子236耦合到晶体管T12的漏极D12。晶体管T9的源极S9耦合至接地端子248，且晶体管T9的栅极G9接收来自副本电路系统100的电压Vb。晶体管T6的源极S6耦合至晶体管T7的漏极D7，且晶体管T6的栅极G6耦合至漏极D12以及耦合至栅极G5。晶体管T7的源极S7耦合至漏极D9，且晶体管T7的栅极G7耦合至漏极D11以及耦合至栅极G4。在本公开的一个方面，晶体管T8是PMOS晶体管且晶体管T4、T5、T6、T7以及T9是NMOS晶体管。

在这一配置中，输出驱动器级240的晶体管T5和T9或者T7和T9对应于副本电路系统100的晶体管T2和T3。输出驱动器级240的晶体管T4或T6也对应于副本电路系统100的晶体管T1。电压模式驱动器200由副本电路系统100来驱动，以使得副本电路系统100的晶体管和电压模式驱动器200的对应晶体管的阻抗在正常工作期间是相等或基本上相等的。具体而言，副本电路系统100的晶体管T1是电压模式驱动器200中的晶体管T4或T6的复制。类似地，副本电路系统100的晶体管T2和T3是电压模式驱动器200中的晶体管T5和T9或T7和T9的复制。因为匹配输出阻抗是期望的，因此输出驱动器级240输出与传输线的特性阻抗相等的阻抗。

差分信号经由差分输入端子inp 202和inn 204被驱动入预驱动器电路230中，且晶体管T11和T12根据预驱动器级210处的切换实现来被偏置。例如，在一特定逻辑状态中，差分输入端子的逻辑低电平被设计成足够低以截止晶体管T11和T12。在预驱动器级210的晶体管T11导通以使得输出驱动器级240的晶体管T4也导通时，晶体管T4以与副本电路系统100的晶体管T1相同的方式被偏置(参见图1)。在正常操作期间，晶体管T4的阻抗与副本电路系统100的晶体管T1的阻抗相同。在预驱动器级210的晶体管T12导通以使得输出驱动器级240的晶体管T5和T6也导通时，晶体管T6以与副本电路系统100的晶体管T1相同的方式被偏置。在正常操作期间，晶体管T6的阻抗也与副本电路系统100的晶体管T1的阻抗相同。

在一些应用中(例如，存储器物理层(M-PHY))，输出驱动器级240的第二功率轨电路250可被指定为200毫伏(mv)或400mv。在200mv应用中，例如，由副本电路系统100中的电流源I1、I2和I3所生成的电流被设为100微安。在这一配置中，副本电路系统100的端子128、第二输入端子120以及第二输入端子126处的电压Vs是200mv(即，100微安乘以端子128处的阻抗(2千欧))。在这一配置中，运算放大器252的第一输入端子242接收由副本电路系统100所生成的电压Vs(即，200mv)。因为Vs等于Vs1，所以运算放大器252的第二输入端子244处的电压也是200mv。

如图2中所示，通过输出驱动器电路260的电流由这一电压Vs结合输出驱动器电路的晶体管的阻抗来定义。例如，晶体管T4的阻抗(即，50欧姆)、晶体管T5和T9的阻抗(即，50欧姆)、以及传输线的阻抗(即，100欧姆，其中50欧姆是输出阻抗且50欧姆是输入阻抗)结合电压Vs来确定通过输出驱动器电路260的电流。输出驱动器电流也可由电压Vs结合晶体管T6的阻抗、晶体管T7和T9的阻抗以及传输线的阻抗来确定。晶体管T4或T6可被实现为分压器。

在操作中，预驱动器级的预驱动器电路230的输入端子202和204在导通状态与截止状态之间翻转。结果，预驱动器电路的晶体管T11和T12在导通与截止状态之间翻转。在晶体管T11处于导通状态时，在晶体管T4的栅极G4和晶体管T7的栅极G7处生成电压，以使得晶体管T4和T7被导通。结果，电流从第二功率轨电路250流经晶体管T4到达差分输出端子outn 272并到达传输线。电流经由差分输出端子垫outp 270穿过第二输出端子266、穿过晶体管T7和T9并随后到达接地端子248来从传输线回流。在晶体管T12处于导通状态时，在晶体管T5的栅极G5和晶体管T6的栅极G6处生成电压，以使得晶体管T5和T6被导通。结果，电流从第二功率轨电路250流经晶体管T6到达输出端子垫outp 270、流经第一输出端子266并到达传输线。电流经由输出端子垫outn 272穿过第二输出端子268、穿过晶体管T5和T9并随后到达接地端子248来从传输线回流。

在本公开的一个方面，设置在电压模式驱动器200的输出端子与电源(例如，VDD)和/或接地端子248之间的多个堆叠式晶体管驱动输出驱动器电路260的输出端子。堆叠式晶体管可包括堆叠式NMOS晶体管。堆叠式NMOS晶体管的阻抗被偏置到50欧姆(在这一示例中)以匹配传输线的阻抗特性。例如，从第一输出端子266到接地端子248向输出驱动器级240看进去，存在两个堆叠式NMOS晶体管，即晶体管T7和T9。类似地，两个堆叠式NMOS晶体管T5和T9被示出在第二输出端子268与接地端子248之间。堆叠式晶体管T5和T9或T7和T9的阻抗的总和是50欧姆(在这一示例中)，它与传输线的阻抗特性相匹配。

类似地，从第一输出端子266到电源VDD向输出驱动器级240看进去，存在两个堆叠式晶体管，即NMOS晶体管T6和PMOS晶体管T8。另外，堆叠式NMOS晶体管T4和PMOS晶体管T8被设置在电源VDD与第二输出端子268之间。电容器Cs包括耦合至端子262的第一端子264和耦合至接地端子246的第二端子269。结果，晶体管T4或T6例如被偏置到50欧姆，以与传输线的阻抗特性相匹配。因此，晶体管T4或T6的阻抗对应于副本电路系统100的晶体管T1的阻抗。类似地，晶体管T4被偏置到50欧姆，以与传输线的阻抗特性相匹配。

在接地端子248与输出端子之间具有堆叠式晶体管T5和T9或T7和T9通过在输出端子与接地端子248之间具有一个以上晶体管而满足静电放电(ESD)规范。例如，如果堆叠式晶体管T2和T3的阻抗的总和是50欧姆，则堆叠式晶体管T5和T9的阻抗也是50欧姆。基于预驱动器级210处的切换实现，堆叠式晶体管T5和T9的这一特征也适用于堆叠式晶体管T7和T9。

类似地，在电源VDD与输出端子之间具有堆叠式晶体管T6和T8或T4和T8通过在输出端子与电源VDD之间具有一个以上晶体管而满足静电放电(ESD)规范。例如，如果晶体管T1的阻抗是50欧姆，则晶体管T4的阻抗也是50欧姆。基于预驱动器210处的切换实现，晶体管T4的这一特征还适用于晶体管T6。

图3解说了根据本公开的一方面的用于实现包括堆叠式NMOS晶体管的电压模式驱动器的方法300。在框302，该方法始于为耦合在电源端子与第一差分输出端子之间的第一对堆叠式MOS器件生成第一偏置电压以匹配第一传输线特性。在图2的解说中，第一对堆叠式MOS器件包括晶体管T6和T8或T4和T8。在框304，该方法包括为耦合在第二差分输出端子与接地端子之间的第二对堆叠式MOS器件生成第二偏置电压以匹配第二传输线特性。在图2的解说中，第二对堆叠式MOS器件包括晶体管T5和T9或T7和T9。

在一种配置中，输出驱动器包括用于生成第一偏置电压的装置和用于生成第二偏置电压的装置。在本公开的一个方面，第一和/或第二偏置电压装置可以是被配置成执行由第一和/或第二偏置电压装置所述的功能的第一功率轨电路220、第二功率轨电路250和/或预驱动器电路230。

在一种配置中，输出驱动器包括用于切换电子信号的第一、第二、第三以及第四装置。在本公开的一个方面，第一、第二、第三以及第四切换装置可以是晶体管，诸如图2的电压模式驱动器200的输出驱动器级240的晶体管T4、T5、T6、T7、T8和/或T9。

图4示出了其中可有利地采用包括堆叠式NMOS晶体管的电压模式驱动器的实施例的示例性无线通信系统400。出于解说目的，图4示出了三个远程单元420、430和450以及两个基站440。将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元420、430以及450包括包含堆叠式NMOS晶体管425A、425B以及425C的电压模式驱动器。图4示出了从基站440到远程单元420、430、和450的前向链路信号480，以及从远程单元420、430、和450到基站440的反向链路信号490。

在图4中，远程单元420被示为移动电话，远程单元430被示为便携式计算机，而远程单元450被示为无线本地环路系统中的位置固定的远程单元。例如，远程单元可以是蜂窝电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、和/或位置固定的数据单元(诸如仪表读数装备)。尽管图4解说了可采用包括根据本公开的教导的堆叠式NMOS晶体管的电压模式驱动器的远程单元425A、425B、和425C，但本公开不限于所解说的这些示例性单元。例如，根据本公开的实施例的包括堆叠式N型金属氧化物半导体场效应晶体管的电压模式驱动器可被合适地用在任何设备中。

图5是解说用于半导体组件(诸如以上公开的包括堆叠式NMOS晶体管的电压模式驱动器)的电路、布局以及逻辑设计的设计工作站的框图。设计工作站500包括硬盘501，该硬盘501包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站500还包括促成对电路510或半导体组件512(诸如包括堆叠式NMOS晶体管的电压模式驱动器)的设计的显示器502。提供存储介质504用于有形地存储电路设计510或半导体组件512。电路设计510或半导体组件512可以文件格式(诸如GDSII或GERBER)存储在存储介质504上。存储介质504可以是CD-ROM、DVD、硬盘、闪存、或者其他恰适的设备。此外，设计工作站500包括用于从存储介质504接受输入或者将输出写入存储介质504的驱动装置503。

存储介质504上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质504上提供数据通过减少用于设计半导体晶片的工艺数目来促成电路设计510或半导体组件512的设计。

尽管已阐述了特定电路系统，但是本领域技术人员应当领会，并非所有所公开的电路系统都是实践所公开的实施例所必需的。此外，某些众所周知的电路未被描述，以便保持专注于本公开。

本文中所描述的方法体系取决于应用可藉由各种手段来实现。例如，这些方法体系可在硬件、固件、软件、或者其任何组合中实现。对于硬件实现，这些处理单元可以在一个或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、电子器件、设计成执行本文中所描述功能的其他电子单元、或者其组合内实现。

对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的任何机器或计算机可读介质可用于实现本文中所描述的方法体系。例如，软件代码可被存储在存储器中并由处理器执行。当由处理器执行时，执行中的软件代码生成实现本文所呈现的教导的不同方面的各种方法体系和功能性的操作环境。存储器可以实现在处理器内部或处理器外部。如本文所使用的，术语“存储器”是指任何类型的长期、短期、易失性、非易失性、或者其他存储器，且并不限于任何特定类型的存储器或任何特定数目的存储器、或者记忆存储在其上的介质类型。

存储有定义本文所述方法体系和功能的软件代码的机器或计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限制，这些计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或者可被用来存储指令或数据结构形式的期望程序代码且可被计算机访问的任何其他介质。如本文所使用的，盘(disk)和/或碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘常常磁性地再现数据而碟用激光来光学地再现数据。上述的组合也应被包括在计算机可读介质的范围内。

除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。

尽管已详细描述了本教导及其优点，但是应当理解，能在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本教导的技术。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定方面。因为本领域普通技术人员将容易地从本公开领会到，根据本教导，可以利用现存或今后开发的与本文所描述的相应方面执行基本相同的功能或达成基本相同的结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。

Claims (21)

1.一种输出驱动器，包括：

耦合在电源端子与第一差分输出端子之间的第一对堆叠式金属氧化物半导体场效应晶体管(MOS)器件；以及

耦合在第二差分输出端子与接地端子之间的第二对堆叠式MOS器件。

2.如权利要求1所述的输出驱动器，其特征在于，所述第一对堆叠式MOS器件或所述第二对堆叠式MOS器件中的至少一者包括NMOS器件。

3.如权利要求1所述的输出驱动器，其特征在于，所述输出驱动器被进一步配置成电压模式输出驱动器，所述电压模式输出驱动器进一步包括能操作用于向所述电压模式输出驱动器提供差分信号的电流模式预驱动器。

4.如权利要求1所述的输出驱动器，其特征在于，所述输出驱动器被进一步配置成对副本电路系统的电流、电压和/或阻抗的经缩放版本进行复制，并且其中所述输出驱动器的输出摆动由所述副本电路系统所提供的供电电压来设置。

5.如权利要求4所述的输出驱动器，其特征在于，进一步包括：

被配置成从所述副本电路系统接收所述供电电压的电压轨电路。

6.如权利要求1所述的输出驱动器，其特征在于，进一步包括：

耦合在所述电源端子与所述第二差分输出端子之间的第三对堆叠式MOS器件，其中所述第一对堆叠式MOS器件的MOS器件也属于所述第三对堆叠式MOS器件。

7.如权利要求6所述的输出驱动器，其特征在于，进一步包括：

耦合在所述接地端子与所述第一差分输出端子之间的第四对堆叠式MOS器件，其中所述第二对堆叠式MOS器件中的MOS器件也属于所述第四对堆叠式MOS器件。

8.如权利要求1所述的输出驱动器，其特征在于，所述输出驱动器被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。

9.一种操作输出驱动器的方法，包括：

为耦合在电源端子与第一差分输出端子之间的第一对堆叠式金属氧化物半导体场效应晶体管(MOS)器件生成第一偏置电压集以匹配第一传输线特性；以及

为耦合在第二差分输出端子与接地端子之间的第二对堆叠式MOS器件生成第二偏置电压集以匹配第二传输线特性。

10.如权利要求9所述的方法，其特征在于，进一步包括：

将差分信号提供给所述输出驱动器以生成与所述第一传输线特性或所述第二传输线特性相匹配的导通电阻(Ron)。

11.如权利要求9所述的方法，其特征在于，进一步包括：

由来自副本电路系统的供电电压设置所述输出驱动器的输出摆动，所述输出驱动器被配置成对所述副本电路系统的电流、电压和/或阻抗的经缩放版本进行复制。

12.如权利要求11所述的方法，其特征在于，进一步包括：

在电压轨电路处接收来自所述副本电路系统的所述供电电压。

13.如权利要求9所述的方法，其特征在于，进一步包括：

为耦合在所述电源端子与所述第二差分输出端子之间的第三对堆叠式MOS器件生成第三偏置电压集，其中所述第一对堆叠式MOS器件的MOS器件也属于所述第三对堆叠式MOS器件。

14.如权利要求13所述的方法，其特征在于，进一步包括：

为耦合在所述接地端子与所述第一差分输出端子之间的第四对堆叠式MOS器件生成第四偏置电压集，其中所述第二对堆叠式MOS器件中的MOS器件也属于所述第四对堆叠式MOS器件。

15.如权利要求9所述的方法，其特征在于，进一步包括：将所述输出驱动器集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。

16.一种输出驱动器，包括：

在用于切换电子信号的第二装置上堆叠的用于切换电子信号的第一装置，所述第一和第二切换装置耦合在电源端子与第一差分输出端子之间；以及

在用于切换电子信号的第四装置上堆叠的用于切换电子信号的第三装置，所述第三和第四切换装置耦合在第二差分输出端子与接地端子之间。

17.如权利要求16所述的输出驱动器，其特征在于，所述输出驱动器被进一步配置成电压模式输出驱动器，所述电压模式输出驱动器进一步包括用于向所述电压模式输出驱动器提供差分信号的装置。

18.如权利要求16所述的输出驱动器，其特征在于，所述输出驱动器被进一步配置成对副本电路系统的电流、电压和/或阻抗的经缩放版本进行复制，并且其中所述输出驱动器的输出摆动由来自所述副本电路系统的供电电压来设置。

19.如权利要求16所述的输出驱动器，其特征在于，进一步包括：

在用于切换电子信号的第六装置上堆叠的用于切换电子信号的的第五装置，所述第五和第六切换装置耦合在所述电源端子与所述第二差分输出端子之间，其中所述第一和第二切换装置之一也是所述第五和第六切换装置之一。

20.如权利要求19所述的输出驱动器，其特征在于，进一步包括：

在用于切换电子信号的第八装置上堆叠的用于切换电子信号的第七装置，所述第七和第八切换装置耦合在所述接地端子与所述第一差分输出端子之间，其中所述第三和第四切换装置之一也是所述第七和第八切换装置之一。

21.如权利要求16所述的输出驱动器，其特征在于，所述输出驱动器被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。