CN104752391A - 具有单侧基板设计的半导体封装及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体封装及其制造方法，该半导体封装包括基板单元、电性连接至多个第一接触垫的管芯以及覆盖第一图案化导电层与管芯的封装主体。基板单元包括：(1)第一图案化导电层；(2)暴露出第一图案化导电层的一部分以形成第一接触垫的第一介电层；(3)第二图案化导电层；(4)定义出多个从第一图案化导电层延伸至第二图案化导电层的开口的第二介电层，其中第二图案化导电层包括多个被第二介电层所暴露出的第二接触垫；(5)多个从第一图案化导电层延伸至穿过开口的第二接触垫的导电凸块，每一导电凸块填充一个对应的开口。至少其中的一个导电凸块定义出凹穴。

Description

具有单侧基板设计的半导体封装及其制造方法
本申请是申请日为2011年3月3日且发明名称为“具有单侧基板设计的半导体封装及其制造方法”的中国发明专利申请201110050611.3的分案申请。
技术领域
本发明涉及一种半导体元件封装及其制造方法，且特别是涉及一种具有单侧基板设计的半导体元件封装及其制造方法。
背景技术
集成电路(IC)封装技术在电子产业中扮演着重要角色。随着轻质、紧密性及高效率已变为消费者电子元件及通信产品的典型要求，芯片封装应提供优良电特性、较小总体积及大量I/O埠。此等芯片封装中使用的基板常具有可使用线路(traces)及/或通孔(vias)电连接的多个金属层。随着芯片封装的尺寸减小，此等用于连接多个金属层的线路及通孔可变得更小且更紧密间隔，此可增加集成电路封装工艺的成本及复杂性。因此，需要开发出一种基板，其具有薄构型、通过较不复杂的工艺进行制造、适于大量生产，且可以高生产良率生产。亦需要开发出包括所述基板的对应封装，以及所述基板及所述对应封装的制造方法。
正是对照已知技术才需要开发出本文描述的半导体封装及相关方法。
发明内容
本发明的示例有关于一种半导体封装。在实施例中，半导体封装包括基板单元、管芯以及封装主体。基板单元包括：(1)具有上表面的第一图案化导电层；(2)配置于第一图案化导电层的上表面的第一介电层，第一介电层暴露出第一图案化导电层的一部分以形成多个第一接触垫；(3)位于第一图案化导电层下方且具有下表面的第二图案化导电层；(4)位于第一图案化导电层与第二图案化导电层之间的第二介电层，其中第二介电层定义出多个从第一图案化导电层延伸至第二图案化导电层的开口，且其中第二图案化导电层包括多个被第二介电层所暴露出的第二接触垫；以及(5)多个导电凸块，每一导电凸块经由位于第二介电层中对应的一个开口自第一图案化导电层延伸至对应的一个第二接触垫，且每一导电凸块填充于位于第二介电层中对应的依各开口。至少其中的一个导电凸块定义出凹槽。管芯电性连接至第一接触垫。封装主体覆盖第一图案化导电层与管芯。
本发明的另一示例有关于一种基板的制作方法。在实施例中，此方法包括：(1)提供具有上表面与下表面的承载器，且形成邻近承载器的上表面的第一金属层；(2)形成多个至第一金属层垂直延伸的第一导电块，每一第一导电块具有上表面；(3)形成定义出多个第一开口的第一介电层，每一第一开口暴露出对应的一个第一导电块的上表面的一部分；(4)形成第一导电凸块以及第一图案化导电层，每一第一导电凸块从对应的一个第一导电块延伸至第一图案化导电层，并填充于对应的一个第一开口；以及(5)移除承载器以暴露出第一金属层。
本发明的另一示例有关于一种半导体封装的制作方法。在实施例中，此方法包括：(1)提供基板，其包括(a)金属层；(b)多个形成邻近金属层的导电块，每一导电块具有上表面；(c)定义出开口的介电层，每一开口暴露出对应的一个导电块的上表面的一部分；(d)图案化导电层；以及(e)多个导电凸块，每一导电凸块从对应的一个导电块延伸至图案化导电层，并填充于对应的一个开口；(2)电性连接芯片至图案化导电层；(3)形成封装主体覆盖介电层与管芯；以及(4)移除金属层以暴露出导电块。
本发明的其他示例及实施例。以上概述及以下详细描述并非意欲将本发明限于任何特定实施例，而是仅意在描述本发明的一些实施例。
附图说明
图1为本发明的实施例的一种半导体封装的剖面示意图。
图2为本发明的实施例的一种半导体封装的剖面示意图。
图3为本发明的实施例的一种半导体封装的剖面示意图。
图4为本发明的实施例的一种半导体封装的剖面示意图。
图5为本发明的实施例的一种半导体封装的剖面示意图。
图6为本发明的实施例的一种半导体封装的剖面示意图。
图7为本发明的实施例的一种半导体封装的剖面示意图。
图8为本发明的实施例的一种半导体封装的剖面示意图。
图9为本发明的实施例的一种半导体封装的剖面示意图。
图10为本发明的实施例的一种半导体封装的剖面示意图。
图11A至图11Y为本发明的实施例的一种半导体封装的制作方法的剖面示意图。
图12为本发明的实施例的一种半导体封装的剖面示意图。
图13为图12的半导体封装的俯视示意图。
为更好地理解本发明的一些实施例的性质及目的，应参考结合附图作出的以下详细描述。在附图中，除非上下文另外清楚地规定，否则相同参考标号表示相同元件。
附图标记说明
100、200、300、400、500、600、700、800、900、1000、1200：半导体封装
102、302：管芯
104、204：基板单元
106：封装主体
110、210、610、710、810、910、1146、1210：图案化导电层
112、142、146、1102、1120、1121：上表面
114、1110、1111：导电块
116、134、144、234、1104：下表面
118、124、218、228、424、524、624、724、1148、1149、1156：介电层
120、402、502、611、711、811、911、1107a、1107b、1109a、1109b、1124a、1124b、1126a、1126b、1130a、1130b、1132a、1132b、1140、1141：开口
122、122a、222a、222b、622、722、822、922、1137a、1137b：导电凸块
126、226a、226b：第一接触垫
130、130a、230、230a、230b：第二接触垫
133：电性接点
136：焊线
138：主动表面
140、940：管芯粘着层
141：底胶
148、248b、249：线路
150：厚度
214、1103、1105、1116、1117、1122、1123、1128、1129、1142、1142'、1144：导电层
227、1150：表面处理层/电镀层
335：熔融导电凸块
723、823、923：凹槽
1100：承载器
1106、1108、1138、1139：光致抗蚀剂层
1112、1114、1134、1136：层
1152：基板
1154：模制结构
1158、1160：虚线
623：凹槽
1162、1164、1166、1168：阻障层
1110a、1111a：第一部分
1110b、1111b：第二部分
1190：玻纤
1112a：第一开口
1180、1181：种子层
1182a、1182b：部分
1172：厚度
1250：接地层
具体实施方式
首先，请先参考图1，其说明本发明的实施例的一种半导体封装的剖面示意图。半导体封装100包括管芯102、基板单元104以及封装主体106。基板单元104包括具有上表面112的图案化导电层110以及具有下表面116的一或多个导电块114。图案化导电层110横向延伸于基板单元104内。基板单元104亦包括介于图案化导电层110与导电块114之间的介电层118。介电层118具有下表面134。介电层118定义出多个从图案化导电层110延伸至导电块114的开口120。每一导电凸块122经由对应的一个开口120从图案化导电层110延伸至对应的导电块114。导电凸块122亦可形成如同一导电层，例如是种子层(请参考图11K)。或者，导电凸块122亦可包括形成如同一导电层，例如是种子层(请参考图11K)的第一部分以及形成于种子层(请参考图11M)上的第二部分。导电凸块122的第一部分的至少一部分可配置于导电凸块122的第二部分与导电块114之间。在实施例中，每一导电凸块122实质上填充于对应的一个开口120中。基板单元104还包括介电层124，其中介电层124配置于图案化导电层110的上表面112。介电层124可为防焊层(solder mask)。介电层124暴露出图案化导电层110的一部分以形成多个第一接触垫126。在实施例中，例如在引线接合的应用中，第一接触垫126可位于管芯102所占据面积(footprint)的外部。或者，例如在倒装接合(flip-chip bonding)的应用中，第一接触垫126可位于管芯102下方。在实施例中，第一接触垫126可被表面处理层(surface finish layer)(未绘示)所覆盖。
在实施例中，介电层118暴露出导电块114的下表面116以形成多个第二接触垫130。第二接触垫130可用于外部电连接至封装100，例如电连接至另一半导体封装或电连接至电路板上的其他元件。举例而言，例如焊球的电性接点133可电连接至并配置邻近于对应的一个第二接触垫130。
在实施例中，每一导电凸块122具有介于约30μm至约150μm的范围内的高度，例如约30μm至约50μm、约30μm至约100μm、约50μm至约100μm，以及约100μm至约150μm。每一导电凸块122的直径可介于约150μm至250μm的范围内，例如直径约为200μm。每一导电凸块122具有拥有第一面积的上表面142以及拥有第二面积的下表面144。在实施例中，第一面积大于第二面积。另外，每一第二接触垫130的上表面146拥有第三面积。第二接触垫130的直径可介于约150μm至约300μm以上变化。因此，在实施例中，第三面积大于第二面积。或者，第三面积亦可小于或等于第二面积。在实施例中，导电凸块122的上表面142与下表面144可具有包括(但不限于)实质上圆形的形状、实质上椭圆形的形状、实质上正方形的形状及实质上矩形的形状。
本发明的实施例中具有单侧基板的设计，导电凸块122将图案化导电层110电连接至第二接触垫130，且无需通孔，例如是经电镀的通孔。此可显著减少封装100的成本。另外，一些导电凸块122(例如是导电凸块122a，其至少部分配置于管芯的下方，如下所述)可促进热传导离开管芯102，且离开封装100。并且，第二接触垫130可内埋于介电层118中，此可增加封装100的安装可靠性，因为应力集中减小。
在实施例中，导电块114的下表面116凹入于介电层118的下表面134，使得第二接触垫130凹入于下表面134。第二接触垫130凹入于下表面134可促进电性接点133附接至第二接触垫130。或者，导电块114的下表面116可暴露于介电层118的下表面134处。
在实施例中，封装100具有介于约200μm至约500μm的范围内的厚度150，例如约200μm至约350μm、约300μm至约350μm、约300μm至约400μm、约300μm至约450μm，以及约300μm至约500μm，但封装100的厚度不限于此范围。
在实施例中，管芯102的主动表面138上的接合垫经由焊线136电性连接至第一接触垫126。第一接触垫126配置于管芯102的周围，且可完全或部分围绕管芯102。封装主体106实质上覆盖或包覆管芯102、焊线136以及第一图案化导电层110，以提供机械稳定性以及对氧化、潮湿及其他环境条件的防护。封装主体106可由模制材料所制成，模制材料可包括，例如是酚醛清漆基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、聚硅氧基树脂(silicone-based resin)、其他适当的封装体。亦可包括例如粉末状氧化硅(SiO2)等适宜的填充剂。
在实施例中，管芯102配置邻近于介电层124，其一部分可作为管芯座。管芯粘着层(die attach layer)140是由芯片接合材料所构成，例如是粘剂或薄膜，可选择性地添加于管芯102与介电层124之间。管芯粘着层140可包括环氧树脂、树脂或其他适宜材料。
单侧基板，例如是基板单元104，常具有单一金属层(例如是图案化导电层110)。在此单一金属层内，可经由线路进行布线以获得扇入(fan-in)组态、扇出(fan-out)组态或两者的组合。在实施例中，图案化导电层110可包括线路148，其将每一第一接触垫126电性连接至对应的一个导电凸块122，且电性连接至对应的第二接触垫130。在图1的实施例中，线路148将第一接触垫126电性连接至在扇出组态中于管芯102的占据面积外部延伸的第二接触垫130。在实施例中，图案化导电层110的至少部分在管芯102下方的部分亦可经由导电凸块122a电连接至第二接触垫130a。尽管在图1的实施例中，管芯102不电性连接至导电凸块122a及第二接触垫130a，但导电凸块122a及第二接触垫130a仍可有助于传导热离开管芯102并离开封装100。
图2为本发明的实施例的一种半导体封装200的剖面示意图。半导体封装200在许多方面类似于图1描述的半导体封装100，因此此处仅论述半导体封装200的不同示例。半导体封装200包括基板单元204，其中基板单元204包括图案化导电层210(类似于图案化导电层110)，此图案化导电层210包括第一接触垫226a(类似于第一接触垫126)、线路248(类似于线路148)、导电凸块222(类似于导电凸块122)、导电层214及介电层228。导电层214包括第二接触垫230(类似于第二接触垫130)及邻近于介电层218(类似于介电层118)的下表面234的一或多个线路249。介电层228暴露导电层214的一部分以形成第二接触垫230。在实施例中，第一接触垫226可以被表面处理层227所覆盖。
在实施例中，管芯102经由焊线136、管芯102的占据面积外部的第一接触垫226b、线路248b及导电凸块222b电连接至管芯102下方的第二接触垫230b。由线路248b促进封装200的此扇入支援，其中线路248b自管芯102下方横向延伸至位于管芯102的占据面积外部的第一接触垫226b。如先前图1的描述，可经由包括于单一金属层210中的线路进行布线以获得扇入组态、扇出组态或两者的组合。第二接触垫230b可覆盖导电凸块222b，使得介电层218的下表面234上不需要额外线路。
如先前所描述，本发明的实施例的单侧基板设计的优点为，导电凸块将基板单元的第一侧上的图案化导电层电性连接至基板单元的第二侧上的接触垫，而无需通孔(诸如，经镀敷的通孔)。封装200利用单侧基板设计的此优点。另外，封装200的额外导电层214经由介电层218的下表面234上的线路249提供额外布线弹性。在实施例中，第二接触垫230a经由线路249电连接至导电凸块222a，且可自其对应的导电凸块222a横向移位。线路249可由介电层228所覆盖，且可覆盖导电凸块222a。有利的是使导电凸块222自其对应的第二接触垫230横向移位以简化封装200内的布线，因为第二接触垫230的定位可基于至封装200的外部介面要求而为固定的。
图3为本发明的实施例的一种半导体封装300的剖面示意图。半导体封装300类似于图1描述的半导体封装100，不同之处在于：管芯302为倒装接合。底胶(underfill layer)可选择性地添加于管芯302与介电层124之间。因此，管芯302下方的第二接触垫130a可经由熔融导电凸块(fused conductivebump)335电性连接至管芯302，而此熔融导电凸块335可由例如是焊料等导电材料制成。管芯302亦可电性连接至一或多个位于管芯的外围的第二接触垫130，例如是扇出应用。电连接管芯302至管芯外围的这些第二接触垫130亦可透过一或多个位于管芯下方的熔融导电凸块335至图案化导电层110到介电层118内的迹腺(未绘示)。本领域一般技术人员将了解，图2的封装200亦可以类似方式支援倒装接合。
图4为本发明的实施例的一种半导体封装400的剖面示意图。半导体封装400类似于图1描述的半导体封装100，不同之处在于：管芯粘着层140邻近于介电层118。管芯粘着层140可位于由介电层424(另外类似于图1的介电层124)所定义的开口402中。本领域一般技术人员将了解，图2的封装200亦可支援类似结构。
图5为本发明的实施例的一种半导体封装500的剖面剖面图。半导体封装500类似于图3描述的半导体封装300，不同之处在于：底胶141邻近于介电层118。底胶141可位于管芯302与介电层118之间，且于介电层524(另外类似于图1的介电层124)所定义的开口502内。本领域一般技术人员将了解，图2的封装200亦可支援具有类似结构的倒装接合。
图6为本发明的实施例的一种半导体封装600的剖面示意图。半导体封装600类似于图1描述的半导体封装100，不同之处在于：图案化导电层610定义出实质上被介电层624的一部分所填充的开口611，且一或多个导电凸块622各自定义出凹槽623，实质上介电层624的一部分填充于凹槽623中。图案化导电层610、介电层624及导电凸块622另外分别类似于图1的图案化导电层110、介电层124及导电凸块122。
图7为本发明的实施例的一种半导体封装700的剖面示意图。半导体封装700类似于图2描述的半导体封装200，不同之处在于：图案化导电层710定义出实质上被介电层724的一部分所填充的开口711，且一或多个导电凸块722各自定义出凹槽723，实质上介电层724的一部分填充于凹槽723中。图案化导电层710、介电层724及导电凸块722另外分别类似于图1及2的图案化导电层210、介电层124及导电凸块222。
图8为本发明的实施例的一种半导体封装800的剖面示意图。半导体封装800类似于图3描述的半导体封装300，不同之处在于：图案化导电层810定义出实质上被熔融导电凸块335所填充的开口811，且一或多个导电凸块822各自定义出凹槽823，实质上熔融导电凸块335填充于凹槽823中。图案化导电层810以及导电凸块822另外类似于图1的图案化导电层110及导电凸块122。本领域一般技术人员将了解，图2的封装200亦可支援具有类似结构的倒装接合。
图9为本发明的实施例的一种半导体封装900的剖面示意图。半导体封装900类似于图4描述的半导体封装400，不同之处在于：图案化导电层910定义出实质上被管芯粘着层940所填充的开口911，且一或多个导电凸块922各自定义出凹槽923，实质上管芯粘着层940填充于凹槽923中。图案化导电层910、导电凸块922及管芯粘着层940另外类似于图1的图案化导电层110、导电凸块122及管芯粘着层140。本领域一般技术人员将了解，图2的封装200亦可支援类似结构。
图10为本发明的实施例的一种半导体封装1000的剖面示意图。半导体封装1000类似于图8描述的半导体封装800，不同之处在于：底胶141邻近于介电层118。本领域一般技术人员将了解，图2的封装200亦可支援具有类似结构的倒装接合。
图11A至图11Y为本发明的实施例的一种半导体封装的制作方法的剖面示意图。为了容易呈现，请参考图2的封装200描述以下制造方法。然而，预期的制造方法可类似地实行以形成具有与封装200不同的内部结构的其他半导体元件封装，例如是图1及图3-10中说明的封装。预期的制造方法亦可类似地实行以形成包括多个相连的半导体封装阵列的基板条(substratestrip)，每一基板条可对应例如是图1及图3-10中说明的封装。如图11Y所描述，相连的半导体封装阵列可单体化成多个独立的封装，例如是图1-10及图12中说明的封装。
首先，请参考图11A，提供承载器(carrier)1100。在实施例中，承载器1100包括核心层(core layer)(未图示)，其在附接至核心层的两个承载器导电层(未图示)之间。每一承载器导电层可由金属、金属合金、其中分散有金属或金属合金的基质，或另一适宜的导电材料形成。举例而言，每一承载器导电层可包括由铜或包括铜的合金形成的金属箔。金属箔可具有介于约10μm至约30μm的范围内的厚度，例如是在约15μm至约25μm的范围内。
承载器1100具有依上表面1102及下表面1104。导电层1103(导电薄片1103)配置邻近于上表面1102，且导电层1105(导电薄片1105)配置邻近于下表面1104。每一导电层1103及导电层1105可由金属、金属合金、其中分散有金属或金属合金的基质，或另一适宜的导电材料形成。举例而言，导电层1103及1105可包括由铜或包括铜的合金形成的可撕除的(releasable)金属箔。导电层1103及1105可通过离型层(未图示)附接至承载器1100。在实施例中，离型层是可为有机或无机的粘合层(adhesive layer)，例如胶带(tape)。此胶带(其可实施为单侧或双侧粘合胶带)以相对于彼此的适当间隔紧固组件，且允许对于配置邻近于承载器1100的组件实行后续制造操作。每一导电层1103及导电层1105可具有介于约2μm至约20μm的范围内的厚度，例如在约3μm至约5μm、约3μm至约10μm、约10μm至约20μm以及约15μm至约20μm的范围内。
接着，请参考图11B，在实施例中，阻障层1162可选择性地配置邻近导电层110，因此导电层1103位于承载器1100与阻障层1162之间。同样地，阻障层1164可选择性地配置邻近导电层1105，因此导电层1105位于承载器1100与阻障层1164之间。阻障层1162与阻障层1164可视为蚀刻终止层。每一阻障层可由金属、金属合金、其中分散有金属或金属合金的基质，或另一适宜的导电材料所形成。举例来说，每一阻障层可由钽、钨、铬、镍、金、锡、引线与/或包括至少上述一种的适当合金。于实施例中，阻障层可包括镍层与邻近的金层、或金层与邻近的镍层。于其他实施例中，阻障层可由锡引线合金与/或锡银合金所形成。每一阻障层的形成方法包括溅镀工艺、浸没法、电镀法与/或已知适当的方法。这些实施例中所利用的阻障层1162与阻障层1164会一直存在至于图11X中被移除，请参考下述说明。
接着，请参考图11C，光致抗蚀剂材料(photoresist material)可形成邻近于导电层1103及1105。或者，光致抗蚀剂材料可形成邻近于阻障层1162及1164(请参考图11B)。光致抗蚀剂材料可为干膜光致抗蚀剂(dry filmphotoresist)，或另一类型的可图案化层或介电层。光致抗蚀剂层1106及1108可通过涂覆、印刷或任何其他适当技术所形成。光致抗蚀剂层1106及1108的预定或选定部分可经光成像及显影以便形成开口，包括暴露出介电层1103的开口1107a、1107b及暴露出介电层1105的开口1109a、1109b。可使用光掩模(photomask)(未绘示)以光化学方式界定光致抗蚀剂层1106及1108。光成像(Photoimaging)或显影与用于在光致抗蚀剂层1106及1108中形成开口的其他方法相比可具有较低成本及缩短的工艺时间的优点。所得开口可具有若干形状中的任一者，包括圆柱形状，例如圆形圆柱形状、椭圆形圆柱形状、正方形圆柱形状，或矩形圆柱形状；或者非圆柱形状，诸如锥形、漏斗形或另一渐缩形状。亦预期所得开口的横向边界可弯曲或大致纹理化(textured)。
接着，请参考图11D，将导电材料应用于开口中，包括由光致抗蚀剂层1106所定义的开口1107a、1107b及由光致抗蚀剂层1108所定义的开口1109a、1109b，以形成从导电层1103垂直延伸的导电块1110及从导电层1105垂直延伸的导电块1111。或者，导电块1110可从阻障层1162(请参考图11B)垂直延伸，以及导电块1111可从阻障层1164(请参考图11B)垂直延伸。导电块1110及1111可由金属、金属合金、其中分散有金属或金属合金的基质，或其他适当的导电材料形成。举例而言，导电块1110及1111可包括铜或包括铜的合金之一或多层。可使用若干涂覆技术中的任一者形成导电块1110及1111，例如化学气相沉积(chemical vapor deposition)、无电电镀(electroless plating)、电解电镀(electrolytic plating)、印刷、旋涂(spinning)、喷涂(spraying)、溅镀(sputtering)或真空沉积(vacuum deposition)。
接着，请参考图11E，可形成至少一阻障层1166与1168来替代先前图11B所描述的阻障层1162与/或1164。阻障层1166与1168视为蚀刻终止层。可形成导电块1100的第一部分1110a。阻障层1166可透过溅镀法、浸没法、电镀法与/或已知适当的方法配置邻近第一部分1110a。导电块1110的第二部分1110b可形成邻近阻障层1166，因此阻障层1166可位于第一部分1110a与第二部分1110b之间。阻障层1168可以类似方式形成于导电块1111的第一部分1111a与第二部分1111b之间。阻障层1166与1168的形成材料可与阻障层1162与1164的形成材料相似，请参考上述图11B的说明。
接着，请参考图11F，剥离光致抗蚀剂层1106及1108以暴露导电层1103及1105。接着，提供层1112。于实施例中，层1112可预先形成设置多个第一开口1112a，以及这些第一开口1112a的多个部分分别对应这些导电块1110所在的位置。可提供具有对应导电块1111所在位置的开口的相似层1114(请参考图11G)。于实施例中，层1112包括纤维加强型树脂材料(fiber-reinforcedresin material)，例如是胶材，包括玻纤1190，来加强层1112。如图11F所示，玻纤1190最初是沿着层1112的水平平面配置。当这些第一开口1112a，请参考图11F，部分延伸穿过层1112。预期的其他实施例中，这些第一开口1112a亦可完全延伸穿过层1112。
接着，请参考图11G，层1112形成邻近于导电块1110及导电层1103的被暴露的部分。于实施例中，层1112对应且包括介电层218，请参考图2。类似地，层1114形成邻近于导电块1111及导电层1105被暴露出的部分。层1112及1114实质上分别覆盖导电层1103及1105，使得导电层1103及1105分别内嵌于层1112及1114中。在实施例中，层1112可通过将介电材料层压于导电块1110的每一者的上表面1120上以及导电层1103的暴露部分上而形成。类似地，层1114可通过将介电材料层压于导电块1111的每一者的上表面1121(针对制造操作而颠倒)上以及导电层1105的暴露部分上而形成。于实施例中，在层1112与1114堆叠后玻纤1190被定向，随着邻近沿着导电块1110与1111的垂直延伸方向延伸的导电块1110与1111的部分，且分别远离导电层1103与1105。
经层压的介电材料可由纤维加强型树脂材料及/或预浸体(prepreg，PP)制成以增加刚性。纤维可为玻璃纤维或克维拉纤维(Kevlar fibers)(酰胺纤维)。经层压的介电材料可由用纤维加强的膜形成。可由纤维加强以用于经层压的介电材料中的树脂材料的实例包括Ajinomoto增层膜(Ajinomotobuild-up film，ABF)、双马来酰亚胺三嗪(bismaleimide triazine，BT)、聚酰亚胺(polyimide，PI)、液晶聚合物(liquid crystal polymer，LCP)、环氧树脂，及其他树脂材料。树脂材料可部分固化。在实施例中，经层压的介电材料经预成型以在对应于导电块1110或导电块1111的位置处界定开口。
或者，层1112及1114可由未加强的较不具刚性的材料形成，诸如焊料掩模(阻焊剂)、包括(但不限于)味之素(Ajinomoto)增层膜(ABF)、双马来酰亚胺三嗪(BT)、聚酰亚胺(PI)、液晶聚合物(LCP)及环氧树脂的树脂材料，或另一类型的可图案化层或介电层。可使用若干涂覆技术中的任一者施加此材料，诸如印刷、旋涂或喷涂。
层1112及1114接着分别由导电层1116及1117覆盖。导电层1116及1117可由与用于形成导电层1103及1105的材料类似的材料形成。导电层1116及1117中的每一者可具有介于约10μm至约20μm的范围内的厚度，例如在约10μm至约15μm的范围内。
接着，请参考图11H，例如通过闪蚀(flash etching)移除每一导电层1116及1117的一部分，以形成导电层1122及1123。每一导电层1122及1123可具有介于约3μm至约10μm的范围内的厚度，例如在约3μm至约7μm的范围内。
接着，请参考图11I，在导电层1122中形成暴露层1112的开口1124a及1124b以形成导电层1128。类似地，在导电层1123中形成暴露层1114的开口1126a及1126b以形成导电层1129。预期的开口1124及1126可分别具有小于导电块1110及1111的宽度。或者，开口1124及1126可分别具有实质上相等于导电块1110及1111的宽度。于实施例中，可图案化导电层1128及1128的部分(未绘示)已形成至少一接地层1250(请参考图12及13)的一部分。可以若干方式中的任一者实行图案化以形成层1128及1129，诸如化学蚀刻、激光钻孔或机械钻孔，且所得开口可具有若干形状中的任一者，诸如圆柱形状，诸如圆形圆柱形状、椭圆形圆柱形状、正方形圆柱形状，或矩形圆柱形状；或者非圆柱形状，诸如锥形、漏斗形或另一渐缩形状。亦预期所得开口的横向边界可弯曲或大致纹理化。
接着，请参考图11H，在层1112中形成暴露导电块1110的开口1130a及1130b以形成层1134。类似地，在层1114中形成暴露导电块1111的开口1132a及1132b以形成层1136。预期的开口1130及1132可分别对应开口1124及1126的尺寸(请参考图11I)。于实施例中，可图案化层1112及1114的多个部分，以暴露出位于接地层1250(请参考图12及13)下方的导电块。可以若干方式中的任一者实行图案化以形成层1134及1136，诸如激光钻孔、等离子体蚀刻或等离子体清洗，且所得开口可具有若干形状中的任一者，诸如圆柱形状，诸如圆形圆柱形状、椭圆形圆柱形状、正方形圆柱形状，或矩形圆柱形状；或者非圆柱形状，诸如锥形、漏斗形或另一渐缩形状。亦预期所得开口的横向边界可弯曲或大致纹理化。在实施例中，开口1130及1132中之一或多者(诸如图11J中的开口1130b及1132b)可实质上分别相对于导电块1110及1111中的对应者而居中。替代地或另外，开口1130及1132中之一或多者(诸如图11J中的开口1130a及1132a)可实质上分别相对于导电块1110及1111中的对应者而偏离中心。
接着，请参考图11K，金属材料配置邻近导电层1128及导电块1110以形成种子层1180。相似种子层1181配置邻近导电层1129与导电块1111。于实施例中，种子层1180可实质上填充于开口11130，因此种子层1180的部分形成导电秃块，例如是图2的导电凸块222a及222b。相似地，种子层1181可实质上填充于开口1132，因此种子层1181的多个部分形成导电凸块，例如是导电凸块1137a及1137b。(对应于单独半导体封装的类似导电凸块1137a及1137b绘示于承载器1100的相对侧上。)或者，种子层1180可部分填充于开口1130，因此种子层1180的多个部分形成图2的导电凸块222a及222b的第一部分。种子层1181可部分填充于开口1132内，因此种子层1181的多个部分形成导电凸块1137a及1137b的第一部分。于实施例中，导电凸块(未绘示)可形成于接地层1250(请参考图12及13)与位于接地层1250下方的导电块之间。金属材料可具有与用于形成导电块1110及1111的材料类似的特性，例如铜或铜合金。种子层1180及1181可使用若干涂覆技术中的任一者而形成，例如是无电电镀。
在实施例中，导电凸块222a相对于导电块1110的偏离中心的定位对应于图2所示的第二接触垫230a相对于导电凸块222a的横向位移。导电凸块222b相对于导电块1111的居中定位对应于图2所示的导电凸块222b相对于第二接触垫230b的居中定位。
接着，请参考图11L，分别形成邻近种子层1180及1181的光致抗蚀剂层1138及1139。光致抗蚀剂层1138及1139的预定或选定部分可经光成像及显影以便分别形成开口1140及1141。开口1140暴露种子层1180，且开口1141暴露种子层1181。光致抗蚀剂层1138及1139(以及开口1140及1141)具有与参看图11C描述的光致抗蚀剂层1106及1108(以及开口1107及1109)类似的特性及类似的形成方式。
接着，请参考图11M，金属材料配置邻近于种子层1180及1181未被光致抗蚀剂层1138及1139所覆盖的部分，以形成导电层1142及1144。于实施例中，导电层1142及1144分别邻近导电凸块222及1137。或者，导电层1142及1144的部分可分别形成导电凸块222及1137的第二部分。导电凸块222及1137的第二部分邻近先前图11K所述的导电凸块222及1137的第一部分。金属材料可具有与用于形成导电块1110及1111的材料类似的特性，例如铜或铜合金。导电凸块222及1137以及导电层1142及1144可使用若干涂覆技术中的任一者而形成，例如电解电镀。
接着，请参考图11N，剥离光致抗蚀剂层1138及1139以暴露种子层1180及1181的额外部分。
在实施例中，额外光致抗蚀剂可配置成邻近于导电层1142，其中光致抗蚀剂定义对应于图7的封装700中的开口711的位置的开口。导电层1142的一部分可经移除以形成开口711。另外，每一导电凸块222的一部分可经移除以形成凹槽723(请参考图7)。导电层1142的此等部分的移除可经由化学蚀刻、激光钻孔或机械钻孔进行。开口711及凹槽723(请参考图7)具有与先前针对开口1124及1126(见图11I)描述的特性类似的特性。接着，可移除额外光致抗蚀剂以暴露导电层1142'，如图11O所示。
接着，请参考图11P至图11Y遵循图11N，但本领域一般技术人员将了解，类似步骤可遵循图11O。
接着，请参考图11P，移除每一导电层1128及1129的一部分以及种子层1180及1181的一部分，例如是透过快速蚀刻(flash etching)，以形成相似于图2的图案化导电层210的图案化导电层。图案化导电层210包括种子层1180的部分1182a及1182b，图案化导电层210配置邻近导电凸块222。(对应于单独半导体封装的类似图案化导电层1146绘示于承载器1100的相对侧上。)于实施例中，相似于图2的图案化导电层的图案化导电层可包括接地层1250(请参考图12及13)。
接着，请参考图11Q，形成介电层1148及1149以分别覆盖图案化导电层210及1146的部分。介电层1148暴露图案化导电层210的包括第二接触垫226的一部分。介电层1148及1149可由阻焊剂(焊料掩模)或另一类型的介电材料形成。
接着，请参考图11R，图案化导电层210及1146剩余的部分分别未被介电层1148及1149所覆盖，但可被类似图2的电镀层227的电镀层所覆盖。(对应于单独半导体封装的类似电镀层1150绘示于承载器1100的相对侧上。)电镀层227及1150可由锡、镍及金或者包括锡或包括镍及金的合金中的至少一者形成。
接着，请参考图11S，移除承载器1100以暴露基板1152的导电层1103。(另一基板的导电层1105亦通过移除承载器1100而暴露。此在图11S中未绘示。)基板1152包括多个邻近基板单元，其例如类似于(但不限于)图1的基板单元104或图2的基板单元204。
如图1A所述，导电层1103可具有介于15μm至20μm的厚度1172。导电层1103可透过化学蚀刻来将导电层1103的厚度1172减少至介于3μm至10μm的范围内，例如是从3μm至8μm。蚀刻导电层1103的原因在于介于3μm至8μm的厚度可有效减少基板1152的翘曲，且可增加利用基板1152制作封装的可靠度。导电层1103的厚度大于或小于此范围可导致基板1152的翘曲。
接着，请参考图11T，在实施例中，支撑件1170可随意地配置邻近导电层1103，因此导电层1103位于导电块1110与支撑件1170之间。在基板1152的制作期间及组装包括基板1152(请参考图11W至11Y)封装时，贴附支撑件1170至基板1152亦可有效降低基板1152的翘曲，进而可增加利用机基板1152制作封装的可靠度。于实施例中，支撑件可由聚对苯二甲酸乙二酯(polyethylene terephthalate,PET)、金属、环氧树脂、双层铜箔叠层与/或已知适当的材料。
接着，请参考图11U，先前图11B所述的阻障层1162可选择性地配置于导电块1110与导电层1103之间。
接着，请参考图11V，先前图11E所述的阻障层1166可选择性地配置于导电块1110的第一部分1110a与第二部分1110b之间。
接着，请参考图11W，一或多个管芯102电连接至基板1152且电连接至导电层1103。管芯102可经由焊线136电连接至导电层1103。或者，管芯(如图3、5、8及10所示的管芯302)可经由倒装接合电连接至导电层1103。管芯102可通过管芯粘着层140附接至基板1152。形成模制结构1154以包覆管芯102。于实施例中，选择性的支撑元件1170(请参考图11T)可移除以暴露出导电层1103。
然后，请参考图11X，可例如经由化学蚀刻及/或快速蚀刻来移除导电层1103，以暴露介电层1156。在移除导电层1103之后，可例如经由化学蚀刻移除导电块1110(见图11E)的一部分，以形成图2的第二接触垫230及线路249。有利的是，介电层1156及导电块1110的表面可由导电层1103保护以防止暴露于环境条件。可需要通过在附接并包覆管芯102之后移除导电层1103来延长此保护的持续时间。在实施例中，在图11B所述的阻障层1162与/或图11E所述的阻障层1166可视为保护罩，用以避免过渡蚀刻导电块1110，因此第二接触垫230与线路249具有至少最小所需的厚度。于另一实施例中，在蚀刻导电层1103之后，阻障层1162与/或阻障层1166可利用移除阻障层1162与/或阻障层1166而无损害第二接触垫230、线路249及介电层1156的蚀刻液来进行选择的化学蚀刻。
最后，请参考图11Y，包括图2的介电层228的介电层可经形成并图案化，使得介电层228暴露第二接触垫230。可接着沿虚线1158及1160进行单体化步骤，以获得多个各自独立的半导体封装，例如图2的半导体封装200。诸如图1所示的电性接点133的电性接点可在单体化之前或之后配置在第二接触垫230上。
本领域一般技术人员应了解图1的图案化导电层110与导电凸块122、图2的图案化导电层210及导电凸块222以及于图3-10封装中的对应结构可包括种子层的部分，例如是包括于图11Y中所描述的封装结构的种子层1180。
图12为本发明的实施例的一种半导体封装1200的剖面示意图。半导体封装1200类似于图1描述的半导体封装100，不同之处在于：半导体封装1200包括接地层1250，其配置于介电层124与介电层118之间。接地层1250包括且是由与图案化导电层1240相同材料所构成，例如同图1的图案化导电层110的形成。接地层1250可作为双重散热目的且可提供管芯102电性连接至接地。管芯102可透过焊线136电性连接至接地层1250。接地层1250透过导电凸块122电性连接外部电性接点133。封装1200的热可透过外部电性接点133来分散，例如是，位于印刷电路板之下。一或多个外部电性接点133可提供电连接至接地。或者，外部接点133可仅视为散热功效。本领域一般技术人员将了解，引线实施例的封装亦可支援具有类似的结构。
图13为图12的半导体封装1200的俯视示意图。此俯视示意图呈现接地层1250的结构。于实施例中，接地层1250为网状形状，其定义出多个二维格子图案的开口，请参考图13。这些开口可实质上具有相同尺寸，且可实质上具有均匀的间距，请参考图13。或者是，开口可具有不同的尺寸且可具有均匀的间距(举例来说，在实施例中，有些开口较大，而有些开口较小)。网状图案的接地层1250可相较于其他图案的接地层1250于介电层124(如防焊层)与接地层1250之间的介面提供优选的可靠度。
或者，接地层1250可为无空隙平面、环状图案或/与条状图案。环状图案可包括单一环，或可包括多个环，其具有多个开口于各种环之间。多个环可为不同尺寸的同心环，且环可实质上为圆。条状图案可包括多个从接地层1250的第一侧边延伸至接地层1250的第二侧边的条状物，且具有多个介于条状物之间的开口。条状物可实质上平行。条状物可实质上具有相同的长度，或可具有不同的长度。
虽然图1至图13绘示封装包括单侧基板与内埋于单侧基板内的电性导电凸块，预期的半导体封装的基板，一般地，可包括多个介电层，每一介电层包括具有多个导电凸块的内埋组(或，特别是，电性导电孔)。包括多个介电层的基板可以被期望，举例来说，在具有相对复杂电路的封装内可考虑到线路的灵活性。当控制封装工艺的成本与复杂度时，电性导电凸块可以被利用以有效降低封装尺寸与封装面积。于其他实施例中，可包括多个内埋分别电性导电凸块的介电层以处理多种电性分布以增加结构强度与结构的可靠度。
虽然已参考本发明的特定实施例描述本发明，但本领域一般技术人员应了解，在不偏离如权利要求界定的本发明的真实精神及范畴的情况下，可作出各种变化且可替换各种等同物。另外，可作出许多修改以使特定情形、材料、物质组份、方法或工艺适于本发明的目的、精神及范畴。所有此类修改意欲在附于此的权利要求的范畴内。特定而言，虽然已参考以特定次序执行的特定操作描述本文披露的方法，但将了解，在不偏离本发明的教示的情况下，此等操作可组合、细分或重新定序以形成等同方法。因此，除非本文明确指示，否则操作的次序及分组不是对本发明的限制。

Claims (23)

1.一种半导体封装，包括：
基板单元，包括：
第一图案化导电层，具有上表面，其中该第一图案化导电层是由两导电层与位于该些导电层之间的种子层所组成；
第一介电层，配置于该第一图案化导电层的该上表面，该第一介电层暴露出该第一图案化导电层的一部分以形成多个第一接触垫；
第二图案化导电层，位于该第一图案化导电层的下方且具有下表面；
第二介电层，位于该第一图案化导电层与该第二图案化导电层之间，其中该第二介电层定义出多个从该第一图案化导电层延伸至该第二图案化导电层的开口，以及该第二图案化导电层包括多个被该第二介电层所暴露出的第二接触垫；以及
多个导电凸块，是由部分该种子层所定义，每一导电凸块经由位于该第二介电层中的对应的一个开口从该第一图案化导电层延伸至对应的一个第二接触垫，每一导电凸块填充于位于该第二介电层中的对应的一个开口内；
管芯，电性连接该多个第一接触垫；以及
封装主体，覆盖该第一图案化导电层与该管芯。
2.如权利要求1所述的半导体封装，其中：
每一导电凸块具有拥有第一面积的上表面以及拥有第二面积的下表面；以及
每一第二接触垫具有拥有第三面积的上表面；
其中该第一面积大于该第二面积，且该第三面积大于该第二面积。
3.如权利要求1所述的半导体封装，其中：
该第二介电层具有下表面；以及
该第二图案化导电层的该下表面凹入于该第二介电层的该下表面。
4.如权利要求1所述的半导体封装，其中该管芯倒装电性连接于该多个第一接触垫。
5.一种半导体基板，包括：
第一图案化导电层，具有上表面，其中该第一图案化导电层是由两导电层与位于该些导电层之间的种子层所组成；
第一介电层，配置于该第一图案化导电层的该上表面，该第一介电层暴露出该第一图案化导电层的一部分以形成多个第一接触垫；
第二图案化导电层，位于该第一图案化导电层的下方且具有下表面；
第二介电层，位于该第一图案化导电层与该第二图案化导电层之间，其中该第二介电层定义出多个从该第一图案化导电层延伸至该第二图案化导电层的开口，以及该第二图案化导电层包括多个被该第二介电层所暴露出的第二接触垫；
多个导电凸块，是由部分该种子层所定义，每一导电凸块经由位于该第二介电层中的对应的一个开口从该第一图案化导电层延伸至对应的一个第二接触垫，每一导电凸块填充于位于该第二介电层中的对应的一个开口内。
6.如权利要求5所述的半导体基板，其中：
每一导电凸块具有拥有第一面积的上表面以及拥有第二面积的下表面；以及
每一第二接触垫具有拥有第三面积的上表面；
其中该第一面积大于该第二面积，且该第三面积大于该第二面积。
7.如权利要求5所述的半导体基板，其中：
该第二介电层具有下表面；以及
该第二图案化导电层的该下表面凹入于该第二介电层的该下表面。
8.一种基板，包括：
第一图案化导电层，其包含多个第一接触垫及至少一第一线路；
第二图案化导电层，位于该第一图案化导电层下方并具有下表面；
第一介电层，其位于该第一图案化导电层及该第二图案化导电层之间，其中该第一介电层定义出多个从该第一图案化导电层延伸至该第二图案化导电层的开口，以及该第二图案化导电层包含多个第二接触垫及至少一第二线路；
第二介电层，其置于该第一介电层上，该第二介电层暴露该第一接触垫并覆盖该第一线路；及
多个导电凸块，每一导电凸块从该第一图案化导电层延伸至该第二图案化导电层，每一导电凸块填充于位于该第一介电层中的对应的一个开口内。
9.如权利要求8所述的基板，其中：
该第一介电层具有下表面；及
该第二图案化导电层的该下表面凹入于该第一介电层的该下表面。
10.如权利要求8所述的基板，其中：
第三介电层，其位于该第一介电层上，该第三导电层暴露该第二接触垫。
11.如权利要求8所述的基板，其中：该多个导电凸块中至少一个具有上表面及下表面，该上表面具有第一面积，该下表面具有第二面积，且该第一面积不同于该第二面积。
12.一种半导体封装，包括：
基板，包含：
第一图案化导电层，其包含多个第一接触垫及至少一第一线路；
第二图案化导电层，位于该第一图案化导电层下方并具有下表面；
第一介电层，其位于该第一图案化导电层及该第二图案化导电层之间，其中：该第一介电层定义出多个从该第一图案化导电层延伸至该第二图案化导电层的开口；以及该第二图案化导电层包含多个第二接触垫及至少一第二线路；
第二介电层，其置于该第一介电层上，该第二介电层暴露该第一接触垫并覆盖该第一线路；及
多个导电凸块，每一导电凸块从该第一图案化导电层延伸至该第二图案化导电层，每一导电凸块填充于位于该第一介电层中的对应的一个开口内；
管芯，电性连接该多个第一接触垫；以及
封装主体，覆盖该管芯。
13.如权利要求12所述的半导体封装，其中
该第一介电层具有下表面；及
该第二图案化导电层的下表面凹入于该第一介电层的该下表面。
14.如权利要求12所述的半导体封装，其进一步包含：
第三介电层，其位于该第一介电层上，该第三介电层暴露该第二接触垫。
15.如权利要求12所述的半导体封装，其中该多个导电凸块的至少一个具有上表面及下表面，该上表面具有第一面积，该下表面具有第二面积，且该第一面积不同于该第二面积。
16.一种基板，包括：
图案化导电层，其具有上表面及下表面；
第一介电层，其配置邻近于该图案化导电层的该上表面，该第一介电层暴露出该图案化导电层的一部分以形成多个接触垫；
第二介电层，其配置邻近于该图案化导电层的该下表面，其中该第二介电层定义出多个开口；及
多个导电凸块，每一导电凸块从该图案化导电层延伸并穿过该第二介电层中的对应的一个开口，其中该第一介电层及该第二介电层均为未加强材料。
17.如权利要求16所述的基板，
其中该第二介电层包含一下表面；且
其中该基板进一步包含承载器，该承载器配置邻近于该第二介电层的该下表面。
18.如权利要求17所述的基板，其中该承载器包含支撑件及导电薄片，且该导电薄片置于该支撑件及该第二介电层的该下表面之间。
19.如权利要求16所述的基板，其中该图案化导电层包含第一导电层、第二导电层及位于两者之间的种子层。
20.如权利要求16所述的基板，其中该图案化导电层及该导电凸块是整体形成。
21.一种半导体封装，其包含：
基板，其包含：
图案化导电层，其具有一上表面及一下表面；
第一介电层，其配置邻近于该图案化导电层的该上表面，该第一介电层暴露该图案化导电层的一部分以形成多个接触垫；
第二介电层，其配置邻近于该图案化导电层的该下表面，其中该第二介电层定义出多个开口；及
多个导电凸块，每一导电凸块从该图案化导电层延伸并穿过该第二介电层中的对应的一个开口，其中该第一介电层及该第二介电层均为未加强材料；
管芯，电性连接该多个第一接触垫；以及
封装主体，覆盖该第一介电层及该管芯。
22.如权利要求21所述的半导体封装，其中该图案化导电层包含第一导电层、第二导电层及位于两者之间的种子层。
23.如权利要求21所述的半导体封装，其中该图案化导电层及该导电凸块是整体形成。
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