CN104733304B - 一种在衬底中刻蚀特征的方法 - Google Patents

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Abstract

根据本发明，提供了一种在衬底中刻蚀特征的方法，该方法包括以下步骤：在所述衬底上形成掩膜结构，所述掩膜结构限定了至少一个凹陷开口；使用循环刻蚀沉积工艺穿过所述开口刻蚀所述衬底以形成所述特征；以及去除所述掩膜。

Description

一种在衬底中刻蚀特征的方法
技术领域
本发明涉及一种在衬底中刻蚀特征的方法，尤其但绝不排他地参照在诸如硅衬底之类的半导体衬底中刻蚀一个或更多特征。
背景技术
在硅中刻蚀特征是半导体器件制造的普遍存在的方面。然而，硅中的刻蚀特征很难使用随后的CVD和PVD工艺加衬或填充，除非刻蚀特征的侧壁具有正锥度并且掩膜具有很少的底切。刻蚀的这些方面的控制通常以牺牲刻蚀速率来实现。然而，如果工艺要具有产业价值，那么高产量显然是必需的。一个特定的问题存在于常用的循环刻蚀沉积技术中，该技术中的刻蚀步骤完成之后紧随着沉积步骤。该工艺是循环的，即利用大量的循环，其中的每个循环包括一个刻蚀步骤和一个相关的沉积步骤。此通用类型的种子工艺通常被描述为Bosch工艺。在US5501893中对Bosch工艺进行了说明，其中的全部内容以引用方式包含在本申请中。沉积步骤通常将诸如聚合物之类的钝化材料沉积到刻蚀特征的侧壁上。已知Bosch工艺的各种变型，其中包括有每个循环包括刻蚀和沉积步骤之外的一个其他步骤的变型。使用Bosch工艺及其各种变型刻蚀的特征通常产生大量底切，基于上述原因，产生的大量底切导致处理问题。图1为示出了常规的Bosch工艺之后观察到的相对较大的底切的一个示例的SEM显微图像，在常规的Bosch工艺中，通过在掩膜中以光刻产生的孔来在硅中刻蚀特征。这些问题存在于大深宽比沟槽的形成、通孔的形成、以及其它应用中。尽管这些问题并不限于任意特定的特征尺寸，但是在微米和亚微米尺度下尤为显著。US2006/0134917和US7250371公开了用于形成具有小临界尺寸(CD，critical dimension)的刻蚀特征的方法，在该方法中，对掩膜进行沉积并且在掩膜中的开口的侧壁上沉积一个适形沉积层。然而，这些文献并未解决上述问题。
发明内容
本发明在其实施例的至少一些中解决了上述问题。与本发明的至少一些实施例相关联的其它特点同样由于以下说明而变得显而易见。
根据本发明的一个主要方面，提供了一种在衬底中刻蚀特征的方法，该方法包括以下步骤：
在所述衬底上形成掩膜结构，所述掩膜结构限定了至少一个凹陷开口；
穿过所述开口刻蚀所述衬底以形成所述特征；以及
去除所述掩膜。
根据本发明的第一方面，提供了一种在衬底中刻蚀特征的方法，该方法包括以下步骤：
在所述衬底上形成掩膜结构，所述掩膜结构限定了至少一个凹陷开口；
使用循环刻蚀沉积工艺穿过所述开口刻蚀所述衬底以形成所述特征；以及
去除所述掩膜。
以此方式，能够制作出具有正轮廓锥度以及减少的底切的特征。特征能够以很高的刻蚀速率被刻蚀出来。另一优点是，可以在使用现有的常规刻蚀工艺的同时实现与本发明相关联的一些或全部优点。
衬底可以是诸如硅衬底之类的半导体衬底。
有利地，所述掩膜结构包括第一掩膜和第二掩膜，所述第二掩膜形成在所述第一掩膜的至少一部分上，其中，所述第二掩膜限定了所述凹陷开口。第一掩膜可以具有在所述第一掩膜上形成的孔。第二掩膜可以延伸到所述孔中以限定所述凹陷开口。孔可以是以光刻方式形成的孔。
第二掩膜可以由聚合材料形成。聚合材料可以是有机聚合材料。有机聚合材料可以是氟碳聚合物，较优地是全氟碳聚合物。所述有机聚合材料使用C4F8前驱物沉积到所述第一掩膜上。
第二掩膜可以通过循环沉积和刻蚀所述聚合材料来构造。通过使与所述循环沉积刻蚀工艺相关联的因素变化，可以控制所述开口附近的所述第二掩膜的形貌。所述聚合材料的横向厚度和/或所述聚合材料的形状能够被控制。例如，聚合材料的横向厚度能够通过控制所述聚合材料的沉积和刻蚀的循环次数来进行控制。通过对与经由刻蚀获得的材料的去除速率相关的沉积的聚合材料的厚度进行控制，能够控制第二掩膜的形状。
第一掩膜可以是硬掩膜，诸如二氧化硅掩膜。
在其它实施例中，所述掩膜结构由单一掩膜形成。所述单一掩膜可以是硬掩膜。
所述开口的横截面尺寸小于10微米，较优地小于5微米，更较优地小于2微米，并且最优地小于1微米。有利地，本发明容易用于纳米技术应用。
掩膜结构可以限定所述开口周围的颈部区域，其中，所述颈部区域朝着所述开口向内倾斜。所述掩膜结构限定所述开口的部分可以作为方包化构成存在。在掩膜结构包括第一眼膜和第二掩膜的实施例中，所述第二掩膜可以作为限定了所述开口的方包化构成存在。
所述掩膜结构可以与衬底直接接触。然而，所述掩膜结构还可以不与所述衬底直接接触，即在所述掩膜结构与所述衬底之间可以放置一个或更多其它层，其前提是能够穿过所述掩膜结构和所述额外的层对所述衬底进行刻蚀。。
刻蚀的特征可以是大深宽比沟槽或者通孔。
刻蚀衬底的步骤可以使用循环刻蚀沉积工艺来完成。循环刻蚀沉积工艺可以是Bosch工艺或其变型。在US5501893中对Bosch工艺进行了说明，其中的全部内容以引用方式包含在本申请中。尽管本发明尤其非常适用于Bosch工艺及其变型，但是本发明还适于与诸如使用氟碳聚合物的氧化物和氮化物刻蚀之类的其它常规刻蚀工艺共同使用。
附图说明
在已经在上文中对本发明进行了说明的同时，将本发明扩展到上文中、或在以下说明书、权利要求和附图中所说明的特征的任意创造性组合。
现参照附图对依照本发明的方法的实施例进行说明，在附图中：
图1为使用常规制造工艺产生的刻蚀特征的SEM显微图像，其示出了由于底切造成的CD损失；
图2为(a)在刻蚀之前具有掩膜结构的衬底的半示意性剖视图以及(b)在刻蚀之后衬底中的特征的半示意性剖视图；
图3为在二氧化硅掩膜上形成的凹陷聚合物层的SEM显微图像；
图4示出了(a)-(c)使用本发明刻蚀的特征的SEM显微图像以及(d)-(e)使用常规工艺刻蚀的特征的SEM显微图像；
图5为具有大深宽比的亚微米刻蚀特征的SEM显微图像；以及
图6为具有亚微米的大深宽比的刻蚀特征的第二SEM显微图像。
具体实施方式
图2(a)示出了待刻蚀的衬底10，在衬底10上具有掩膜结构12。掩膜结构12包括硬掩膜12a和投影掩膜12b。硬掩膜12a具有以常规方式形成的孔。投影掩膜12b被沉积在硬掩膜12a上并且还被沉积在孔中以形成开口14，随后的刻蚀工艺能够穿过开口14进行。投影淹没12b的沉积是非适形的。尤其是，将投影掩膜沉积为掩膜12a的孔的非适形侧壁。在图2所示的实施例中，投影掩膜12b在孔附近的形貌为方包化构成。然而，拥有方包化构成并不是最关键的。重要的是在掩膜12a的孔中投影掩膜12b的侧壁的凹陷轮廓。投影掩膜12b的凹陷侧壁形成了开口14，随后的刻蚀工艺能够穿过开口14进行。显然，开口14的CD小于通过常规手段形成的孔的CD。在形成掩膜结构12之后，使用适当的刻蚀工艺对衬底10进行刻蚀。图2(b)示出了由随后的刻蚀工艺导致的刻蚀沟槽16。在沟槽16形成之后，掩膜结构被去除。
硬掩膜12a能够以任何方便的方式来形成。然而，使用光致抗蚀剂掩膜是极为方便的。通过使用常规的光刻技术能够形成合适的孔。
在实际中，凹陷的投影掩膜12b能够通过构造钝化层来获得。这能够通过沉积一个聚合物层来完成。在一个实施例中，聚合物层是使用C4F8前驱物沉积的等离子体。对将聚合物层沉积为投影掩膜进行控制的便利方式是使用切换工艺，其中，聚合物沉积步骤之后紧接着是刻蚀工艺。在一个实施例中，使用切换工艺，在该切换工艺中，C4F8沉积步骤之后紧接着是在氧化物掩膜上的Ar/O2刻蚀/溅射步骤，该工艺以需要的次数循环。图3示出了在六微米厚的SiO2掩膜32上形成的凹陷的聚合物层30。聚合物层30在掩膜32的孔中形成凹陷侧壁30a。图3中所示的点线是与掩膜32中的孔内部的聚合物层的最远位置对应的垂直线。显然，图3中的点线之间的差距对应于整个掩膜结构中的开口的CD。同样地，对于拥有本领域技术的读者而言，孔中的聚合物层30以及掩膜32的凹陷轮廓的作用是，图3中的点线与聚合物层30的相应侧壁30a之间存在“投影”。聚合物层30的横向厚度能够通过控制沉积和刻蚀的循环次数来进行控制。通过使沉积厚度相对于刻蚀过程中的去除速率变化，聚合物层轮廓的形状能够被改变。人们已经发现，很少量的聚合物作为小的“脚”34被沉积在下角落中，但是在刻蚀步骤期间能够轻易将其去除。
对利用本发明的工艺来刻蚀的特征以及同样使用标准工艺来刻蚀的特征进行测试。在所有情况下，Bosch工艺循环刻蚀/沉积方法被用于刻蚀特征，并且刻蚀步骤在五个循环后终止。工艺条件、掩膜配置和结构参数在以下表1和表2中示出。商业上可行的刻蚀工具能够被用于或者很容易地用于产生投影掩膜。例如，能够使用申请人所出售的商标名为Pegaus的Si DRIE刻蚀工具。如表1中所示，将循环聚合物沉积工艺使用期望的循环次数。通过使用RF源激发和维持等离子体来产生电感耦合等离子体。将衬底放置在施加有RF偏置的压板上。图4(a)-(c)示出了使用本发明的工艺进行刻蚀的结果，该工艺包括使用投影掩膜，该投影掩膜通过使用C4F8前驱体连同六微米厚的SiO2硬掩膜的等离子聚合产生。在这些工艺中，使用循环的60个循环聚合体沉积和刻蚀步骤来形成投影掩膜，这些步骤分别以三个、四个和五个循环以循环方式完成。
表1.循环聚合物沉积工艺条件
在对每个投影掩膜进行沉积之后，进行90s的刻蚀以去除上述的聚合物脚。通过将沉积/刻蚀循环的次数从三增加到五，在掩膜顶部附近的开口从1.77微米减小到1.24微米，同时刻蚀特征的宽度从1.88微米减小到1.33微米。随后进行Bosch循环刻蚀/沉积工艺以在硅衬底中刻蚀特征。可以看到底切小于65nm，这个数值明显小于使用标准掩膜获得的值。使用如图4(d)和(e)中所示的标准掩膜获得的底切超过100nm。能够得出结论，具有比使用常规硬掩膜更小的CD的本发明的特征尺寸能够被实现为具有减小的底切。测试证实了，刻蚀特征的CD明显小于在硬掩膜中的以光刻方式产生的沉积有投影掩膜的孔的CD。
表2.与图4中示出的掩膜和刻蚀特征相关的参数
图5和6示出了使用本发明刻蚀的沟槽的SEM显微图像。图5和6示出了在硅衬底中的宽度小于0.7微米的刻蚀。特征的深度为27.3微米且具有大于38:1的大深宽比。通过该工艺获得的刻蚀速率大于1微米/分钟。获得出色的CD控制是有利的。重要的有益效果在于，该CD控制能够通过常规的工艺配方和常规的晶圆尺度的掩膜光刻技术来实现。可以避免在主要刻蚀中使用高分子量聚合物配方，并且优点是该工艺在生产环境中能够是稳定的。可以避免缓慢和/或昂贵的电子束光刻技术。另一有益效果是，作为钝化层生产的投影掩膜在刻蚀步骤完成之后能够被轻易去除。
可以通过其它方式生成凹陷的掩膜轮廓，诸如通过使用具有一个或更多拥有凹陷轮廓的孔的硬掩膜。本发明非常适合与Bosch工艺刻蚀共同使用。然而，本发明还能够与其它的刻蚀工艺共同使用，例如，与使用氟碳聚合物的氧化物和氮化物刻蚀共同使用。

Claims (16)

1.一种在衬底中刻蚀特征的方法，包括以下步骤：
在所述衬底上形成掩膜结构，所述掩膜结构限定了至少一个凹陷开口，其中所述凹陷开口包括凹陷侧壁，所述凹陷侧壁朝向所述开口的底部向外成锥度；
使用循环刻蚀沉积工艺穿过所述开口刻蚀所述衬底以形成所述特征；以及
去除所述掩膜。
2.根据权利要求1所述的方法，其中，所述衬底是半导体衬底。
3.根据权利要求2所述的方法，其中，所述衬底是硅衬底。
4.根据权利要求1所述的方法，其中，所述掩膜结构包括第一掩膜和第二掩膜，所述第二掩膜形成在所述第一掩膜的至少一部分上，其中，所述第二掩膜限定了所述凹陷开口。
5.根据权利要求4所述的方法，其中，所述第一掩膜中具有光刻形成的孔，并且所述第二掩膜延伸到所述孔中以限定所述凹陷开口。
6.根据权利要求4所述的方法，其中，所述第二掩膜由聚合材料形成。
7.根据权利要求6所述的方法，其中，所述聚合材料是有机聚合材料。
8.根据权利要求7所述的方法，其中，所述有机聚合材料是氟碳聚合物，较优地是全氟碳聚合物。
9.根据权利要求8所述的方法，其中，所述有机聚合材料使用C4F8前驱物沉积到所述第一掩膜上。
10.根据权利要求5所述的方法，其中，所述第二掩膜通过循环沉积和刻蚀聚合材料来构造。
11.根据权利要求4所述的方法，其中，所述第一掩膜是硬掩膜。
12.根据权利要求1所述的方法，其中，所述掩膜结构由单一掩膜形成，较优地由硬掩膜形成。
13.根据权利要求1所述的方法，其中，所述开口的横截面尺寸小于10微米，较优地小于5微米，更较优地小于2微米，并且最优地小于1微米。
14.根据权利要求1所述的方法，其中，所述掩膜结构限定了围绕所述开口的颈部区域，其中，所述颈部区域朝着所述开口向内倾斜。
15.根据权利要求1所述的方法，其中，所述掩膜结构与所述衬底直接接触。
16.根据权利要求1所述的方法，其中，刻蚀的所述特征是大深宽比沟槽或通孔。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US11270893B2 (en) 2019-04-08 2022-03-08 International Business Machines Corporation Layer-by-layer etching of poly-granular metal-based materials for semiconductor structures
US11211466B2 (en) * 2019-09-02 2021-12-28 SK Hynix Inc. Semiconductor device having an air gap and method for fabricating the same
JP2021163839A (ja) * 2020-03-31 2021-10-11 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
CN112366040B (zh) * 2020-11-10 2022-06-07 安徽熙泰智能科技有限公司 一种侧壁保护工艺制备高精度银电极的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5342481A (en) * 1991-02-15 1994-08-30 Sony Corporation Dry etching method
CN101171666A (zh) * 2005-03-08 2008-04-30 兰姆研究有限公司 用于蚀刻工艺的稳定的光致抗蚀剂结构
CN102027578A (zh) * 2008-05-13 2011-04-20 朗姆研究公司 具有光刻胶掩模预处理的等离子体工艺

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250371B2 (en) 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US20060134917A1 (en) 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7491647B2 (en) 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7695632B2 (en) 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7807583B2 (en) * 2006-08-25 2010-10-05 Imec High aspect ratio via etch
US7981812B2 (en) * 2007-07-08 2011-07-19 Applied Materials, Inc. Methods for forming ultra thin structures on a substrate
CN101903977A (zh) 2007-12-21 2010-12-01 朗姆研究公司 光刻胶两次图案化
KR101867998B1 (ko) * 2011-06-14 2018-06-15 삼성전자주식회사 패턴 형성 방법
GB2499816A (en) 2012-02-29 2013-09-04 Oxford Instr Nanotechnology Tools Ltd Controlling deposition and etching in a chamber with fine time control of parameters and gas flow

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5342481A (en) * 1991-02-15 1994-08-30 Sony Corporation Dry etching method
CN101171666A (zh) * 2005-03-08 2008-04-30 兰姆研究有限公司 用于蚀刻工艺的稳定的光致抗蚀剂结构
CN102027578A (zh) * 2008-05-13 2011-04-20 朗姆研究公司 具有光刻胶掩模预处理的等离子体工艺

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