CN104701286A - 具有内部多边形焊盘的封装半导体器件 - Google Patents

具有内部多边形焊盘的封装半导体器件 Download PDF

Info

Publication number
CN104701286A
CN104701286A CN201410646188.7A CN201410646188A CN104701286A CN 104701286 A CN104701286 A CN 104701286A CN 201410646188 A CN201410646188 A CN 201410646188A CN 104701286 A CN104701286 A CN 104701286A
Authority
CN
China
Prior art keywords
pads
pad
semiconductor device
polygon
encapsulating structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410646188.7A
Other languages
English (en)
Other versions
CN104701286B (zh
Inventor
洛尔夫·安科·约科伯·格罗恩休斯
林根伟
克里弗德·约翰·里奥德
温智豪
王飞莹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Naizhiya Co Ltd
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of CN104701286A publication Critical patent/CN104701286A/zh
Application granted granted Critical
Publication of CN104701286B publication Critical patent/CN104701286B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/63—Connectors not provided for in any of the groups H01L24/10 - H01L24/50 and subgroups; Manufacturing methods related thereto
    • H01L24/65—Structure, shape, material or disposition of the connectors prior to the connecting process
    • H01L24/67—Structure, shape, material or disposition of the connectors prior to the connecting process of a plurality of connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

公开了一种具有内部多边形焊盘的封装半导体器件的实施例。一个实施例包括：半导体芯片；以及封装结构，限定了矩形边界并且具有底部表面，所述底部表面包括：内部多边形焊盘，暴露于所述封装结构的底部表面处并且位于所述封装结构的底部表面的中线上；和边缘多边形焊盘，暴露于封装结构的底部表面处并且位于所述矩形边界的边缘处，在所述矩形边界的每一个角部附近包括一个边缘多边形焊盘。所述内部多边形焊盘配置为使得在每一个所述内部多边形焊盘的至少一个顶点之间延伸的线与所述封装结构的矩形边界的边缘平行。

Description

具有内部多边形焊盘的封装半导体器件
背景技术
半导体封装工业的主要趋势是使用表面安装技术(SMT)来替代传统的涂镀通孔(PTH)技术。SMT提供了优于PTH技术的几种明显优点，例如较大的封装密度、在较短互连长度下的较高引线量以及较容易自动化。SMT封装技术的示例包括“扁平四方无引线(QFN)”封装和小轮廓无引线(SON)封装。QFN和SON封装半导体器件具有相对新的扁平无引线封装结构，其中消除了横向突出封装外部的占用空间的外部引线。代替地，将外部电极焊盘设置在QFN或SON封装的底部表面上以连接至印刷电路板。
当扁平无引线封装的尺寸变小时，重要的是保持焊盘之间的适当空间以减小或防止焊盘之间的电学干扰。例如，需要将封装的底部表面上的暴露焊盘之间的距离最大化，同时仍然提供足够的焊盘表面积以使能与印刷电路板的可靠物理连接和电学连接。
发明内容
公开了具有内部多边形焊盘的封装半导体器件的实施例。半导体器件的一个实施例包括半导体芯片和封装结构，所述封装结构限定了矩形边界并且具有底部表面。所述封装结构包括内部多边形焊盘和边缘多边形焊盘。所述内部多边形焊盘暴露于封装结构的底部表面处，并且位于封装结构的底部表面的中线上。所述边缘多边形焊盘暴露于封装结构的底部表面处，并且位于矩形边界的边缘处，所述边缘多边形焊盘在所述矩形边界的每一个角部附近包括一个边缘多边形焊盘。每一个所述内部多边形焊盘具有第一边和第二边，第一边与所述边缘多边形焊盘的最靠近所述第一边的面向边平行，第二边与所述边缘多边形焊盘的最靠近第二边的面向边平行。内部多边形焊盘配置为使得在每一个内部多边形焊盘的至少一个顶点之间延伸的线与封装结构的矩形边界的边缘平行。在实施例中，内部多边形焊盘和边缘多边形焊盘的配置具有较大的间距和约0.2mm的分离距离，例如所述间距超过0.4mm。因此，封装半导体器件提供的焊盘分离距离宽到足以防止焊盘之间的短路、同时仍然向焊盘提供足够的表面积以使能与印刷电路板的可靠物理连接和电连接。
在实施例中，半导体器件只具有两个内部多边形焊盘和四个边缘多边形焊盘。在另一个实施例中，所述两个内部多边形焊盘呈三角形，并且延伸通过每一个内部多边形焊盘的一个顶点的线与封装结构的矩形边界的边缘平行。在另一个实施例中，延伸通过每一个内部多边形焊盘的一个顶点的线是封装结构的矩形边界的中线。在实施例中，所述两个内部多边形焊盘是两个等边三角形焊盘。
在实施例中，半导体器件只具有两个内部多边形焊盘和六个边缘多边形焊盘。在另一个实施例中，所述两个内部多边形焊盘呈四边形，并且在每一个所述内部多边形焊盘的两个顶点之间延伸的线与封装结构的矩形边界的边缘平行。在另一个实施例中，在每一个内部多边形焊盘的两个顶点之间延伸的线是封装结构的矩形边界的中线。
在实施例中，内部多边形焊盘具有0.15mm-0.25mm的边尺寸。
在实施例中，内部多边形焊盘的间距是约0.4mm。
公开了半导体器件的另一个实施例。所述半导体器件包括：半导体芯片；以及封装结构，限定了矩形边界并且具有底部表面。所述封装结构包括两个三角形焊盘和四个多边形焊盘。所述两个三角形焊盘暴露于封装结构的底部表面处，并且位于封装结构的底部表面的中线上。所述四个多边形焊盘暴露于封装结构的底部表面处并且位于矩形边界的角部附近，所述四个多边形焊盘具有与每一个所述两个三角形焊盘的一个边平行的边。在实施例中，所述两个三角形焊盘是两个等边三角形焊盘。
公开了半导体器件的另一个实施例。所述半导体器件包括：半导体芯片；以及封装结构，限定了矩形边界并且具有底部表面。所述封装结构包括两个等边三角形焊盘和四个梯形焊盘。所述两个等边三角形焊盘暴露于封装结构的底部表面处，并且所述两个等边三角形焊盘之一具有与所述两个等边三角形焊盘中的另一个平行的边，所述两个等边三角形焊盘位于封装结构的矩形边界的中线上。所述四个梯形焊盘暴露于封装结构的底部表面处，并且位于矩形边界的角部附近。每一个四个梯形焊盘的第一边与所述矩形边界邻接，每一个四个梯形焊盘的相对第二边与两个等边三角形焊盘中每一个的边平行。
在实施例中，两个等边三角形焊盘具有约0.25mm的边尺寸，并且每一个所述四个梯形焊盘的相对边与所述两个等边三角形焊盘之一的最近平行边相距约0.2mm。
附图说明
根据结合附图的以下描述，根据本发明的其他方面将变得清楚明白，附图只是作为本发明原理的示例进行演示。
图1A和1B描述了六焊盘半导体器件的顶部和底部透视图，已经使用根据本发明实施例的扁平无引线技术封装了所述六焊盘半导体器件。
图2是图1A和1B的扁平无引线封装半导体器件的侧视图。
图3A是图1A和1B的扁平无引线封装半导体器件的底部表面的平面图。
图3B示出了图3A的封装半导体器件的底部表面，其中从左下方向右上方延伸的平行线指示了焊盘的平行边。
图3C示出了图3A的封装半导体器件的底部表面，其中从右下方向左上方延伸的平行线指示了焊盘的平行边。
图4示出了连接图1A-3C的封装半导体器件的焊盘的引线框的实施例的顶部平面图。
图5示出了在已经将半导体芯片附着至引线框、并且将导电线连接在半导体芯片的导电焊盘和引线框之间后图4的引线框。
图6示出了扁平无引线封装半导体器件的替代布局，包括与图1A-3C类似定向的两个等边三角形焊盘和四个梯形焊盘。
图7示出了扁平无引线封装半导体器件的另一种替代布局，包括与图1A-3C类似定向的两个等边三角形焊盘和四个梯形焊盘。
图8A和8B示出了八焊盘半导体器件的顶部和底部透视图，已经使用根据本发明实施例的扁平无引线技术封装了所述八焊盘半导体器件。
图9是图8A和8B的扁平无引线封装半导体器件的侧视图。
图10A是图8A和8B的扁平无引线封装半导体器件的底部表面的平面图。
图10B示出了图10A的封装半导体器件的底部表面，其中从左下方向右上方延伸的平行线指示了焊盘的平行边。
图10C示出了图10A的封装半导体器件的底部表面，其中从右下方向左上方延伸的平行线指示了焊盘的平行边。
贯穿说明书，类似的参考数字可以用于指示类似的元件。
具体实施方式
应该理解的是，如这里通常描述并且在附图中说明，实施例的部件可以按照多种不同的结构来设置和设计。因此，附图中所示的各种实施例的以下更加详细的描述并非意欲限制本发明的范围，而只是表示各种实施例。尽管在附图中展示了示例的各个方面，除非另有说明，附图不必按比例绘制。
在不脱离本发明的精神和实质性特征的情况下，本发明可以按照其他具体形式来实现。认为所述实施例在所有方面都只是描述性而非限制性的描述。因此，本发明的范围由所附权利要求而不是这种详细描述来限制。在权利要求的含义和其等价范围内的所有变化都包括在权利要求的范围内。
贯穿说明书对于特征、优点的参考或类似语言并非暗示可以利用本发明实现的所有特征和优点均应体现在本发明的任意单独实施例中。相反，表示这些特征和优点的语言应该理解为意味着结合实施例描述的特定特征、语言或特点包括在本发明的至少一个实施例中。因此，贯穿该说明书对于所述特征和优点的讨论以及类似语言可以但不必是指相同的实施例。
另外，可以在一个或多个实施例中按照任意合适的方式组合本发明所描述的特征、优点和特点。相关领域的普通技术人员应该理解的是：考虑到这里的描述，可以在不包括具体实施例的特定特征或优点的一个或多个的情况下实现本发明。在其他示例中，可以某些实施例中认识到在本发明的所有实施例中都不存在的附加特征和优点。
贯穿该说明书对于“一个实施例”、“实施例”或者类似语言的参考意味着在本发明的至少一个实施例中包括了结合所示实施例描述的具体特征、结构或特点。因此，贯穿该说明书中的短语“在一个实施例中”、“在实施例中”和类似语言可以但不必都指的是相同的实施例。
诸如“扁平四方无引线(QFN)”封装、双列扁平无引线(DFN)封装和小轮廓无引线(SON)封装之类的扁平无引线封装用于将半导体芯片(即，集成电路(IC)器件)物理和电学地连接至印刷电路板。这些扁平无引线封装半导体器件使用表面安装技术(例如，SMT)并且无需印刷电路板中的通孔连接至印刷电路板。例如，这种封装半导体器件的底部表面处的焊盘焊接至印刷电路板上的相应连接点，以形成与印刷电路板的物理连接并且形成与封装半导体芯片的电连接。如这里所使用的，封装半导体器件的“焊盘”指的是在扁平无引线封装的底部表面处暴露的导电部件的区域。例如，常用于描述封装半导体器件的焊盘的其他术语包括单子、引线、管脚、连接区(1andings)和连接区焊盘。为了一致性这里使用术语“焊盘，尽管诸如上述术语之类的其他术语可以用于表示相同或类似的元件。
随着扁平无引线封装尺寸的减小，重要的是维持焊盘之间的适当空间，以减小或防止焊盘之间的电学干扰、同时仍然提供足够的焊盘面积来使能与印刷电路板的可靠物理和电学连接。例如，需要将封装的底部表面上的暴露焊盘之间的距离最大化、同时维持所需的焊盘表面积。在实施例中，将从焊盘中心测量的焊盘之间的距离称作“间距”。针对逻辑器件的一种特别有用的扁平无引线封装包括六个暴露的焊盘，该暴露的焊盘与封装半导体芯片上的六个导电端子或管脚相对应。图1A和1B示出了具有六个焊盘的半导体器件100的顶部和底部透视图，已经使用根据本发明实施例的扁平无引线技术封装了所述半导体器件。在图1A和1B的实施例中，封装半导体器件是具有约1.0mm x0.8mm x0.35mm(长度x宽度x高度)尺寸的六焊盘扁平无引线封装半导体器件，所述六焊盘扁平无引线封装半导体器件包括两个内部三角形焊盘和四个边缘多边形焊盘。两个内部三角形焊盘和四个边缘多边形焊盘的结构表现出较大的间距(例如，所述间距超过0.4mm)和约0.2mm的分离距离。因此，六焊盘扁平无引线封装半导体器件提供的焊盘分离距离宽到足以防止焊盘之间的短路、同时仍然提供足够的表面积以使能与印刷电路板的可靠物理连接和电学连接。
图1A是六焊盘扁平无引线封装半导体器件100的顶部透视图，其示出了具有顶部主表面104和两个侧表面106和108的封装结构102。如本领域已知的，顶部表面典型地包括诸如产品标记之类的标记，尽管这里没有示出标记。同样如图1A所示，在扁平无引线封装半导体器件的侧表面处暴露了焊盘124和/或相应引线框200的部分。
图1B是六焊盘扁平无引线封装半导体器件100的底部透视图，示出了封装结构102的底部主表面110和两个侧表面106和108。如图1B所示，在扁平无引线封装半导体器件的底部表面处暴露了两个三角形焊盘120(例如，等边三角形)和四个多边形(例如，梯形)焊盘124。通常，如图1B所示设置的两个等边三角形焊盘和四个多边形焊盘的组合提供了六焊盘结构，所述六焊盘结构对六个焊盘之间的分离距离进行优化(例如，最大化)。下面参考图2和图3A-3C更加详细地描述焊盘结构的细节。
图2是图1A和1B的扁平无引线封装半导体器件100的侧视图，示出了扁平无引线封装半导体器件的高度尺寸和长度尺寸。在图2的实施例中，高度尺寸是0.35mm，并且长度尺寸是1.0mm。图2还示出了焊盘120和124可以从由扁平无引线封装半导体器件100的封装结构102的底部主表面104限定的平面突出。例如，焊盘可以从封装结构的底部主表面向上突出20微米。在其他实施例中，焊盘不会从封装结构的底部主表面突出，例如焊盘与封装结构的底部主表面齐平。
图3A示出了扁平无引线封装半导体器件100的底部表面的平面图，示出了六焊盘结构的实施例，包括标识为焊盘2和5的两个等边三角形焊盘120以及标识为焊盘1、3、4和6的四个多边形焊盘124。在实施例中，焊盘2是用于连接至半导体芯片的接地端子的接地焊盘，而焊盘5是用于连接至半导体芯片的Vcc端子的Vcc焊盘。首先描述扁平无引线封装半导体器件的基本尺寸，接着描述焊盘的定向。如图3A所示，底部表面具有约1.0mm x0.8mm(例如，长度x宽度)的矩形边界，两个等边三角形焊盘具有约0.25mm的边，并且两个不同焊盘的最近两个平行边彼此分离约0.3mm。在实施例中，焊盘尺寸和分离距离在±0.05mm的范围内。
现在参考图3A-3C描述焊盘120和124的定向。如图3A所示，两个等边三角形焊盘120位于延伸通过底部表面110的水平中心线130上。在图3A的实施例中，等边三角形焊盘定向为使得每一个等边三角形焊盘的一个顶点位于水平中线上，并且使得与所述顶点(位于水平中线上的顶点)相对的边与水平中线交叉。此外，两个等边三角形焊盘具有与底部表面的垂直中线132平行的一条边，其中每一个等边三角形焊盘的平行边与垂直中线等距。
四个多边形焊盘124位于底部表面110的矩形边界的角部附近。例如，每一个四个多边形焊盘位于最靠近底部表面的矩形边界的四个角部的不同角部处。换句话说，认为最靠近特定角部的多边形焊盘是在该特定角部的附近。如图3A所示，每一个多边形焊盘具有与矩形边界的边缘邻接的边和与邻接边(称作“内侧”边)相对的边，所述邻接边与每一个两个等边三角形焊盘120的一边平行。焊盘的各条边的平行结构允许焊盘之间的最大分离距离，将参考图3B和3C进行描述。
图3B示出了图3A的封装半导体器件100的底部表面，其中从左下方向右上方延伸的平行线140A-140D指示了焊盘120和124的平行边。如图3B所示，每一个多边形焊盘3和多边形焊盘6均具有与两个等边三角形焊盘中的每一个的一条边平行的内侧边。具体地，多边形焊盘3具有与等边三角形焊盘2的最内侧边平行的内侧边，并且多边形焊盘6具有与等边三角形焊盘5的最内侧边平行的内侧边。多边形焊盘3的内侧边还与等边三角形焊盘5的一边以及多边形焊盘6的内侧边平行，并且多边形焊盘6的内侧边与等边三角形焊盘2的一边以及多边形焊盘3的内侧边平行。
图3C示出了图3A的封装半导体器件100的底部表面110，从右下方向左上方延伸的平行线142A-142D指示了焊盘120和124的平行边。如图3C所示，每一个多边形焊盘1和多边形焊盘4均具有与两个等边三角形焊盘中每一个的一条边平行的内侧边。具体地，多边形焊盘1具有与等边三角形焊盘2的最靠近的一边平行的内侧边，并且多边形焊盘4具有与等边三角形焊盘5的最靠近的一边平行的内侧边。多边形焊盘1的内侧边也与等边三角形焊盘5的一边以及多边形焊盘4的内侧边平行，并且多边形焊盘4的内侧边与等边三角形焊盘2的一边以及多边形焊盘1的内侧边平行。
图1B和图3A-3C所示的焊盘结构示出了在扁平无引线封装半导体器件100的底部表面110处暴露的焊盘120和124。图4示出了引线框200的实施例的顶部平面图，所述引线框连接至焊盘，或者形成焊盘的全部或一部分。将图4中的引线框的部分(200-1至200-6)编号为与图3A-3C的编号焊盘相对应。例如，引线框的编号部分与相应编号的焊盘电连接。
如在QFN/SON封装领域中已知的，半导体芯片通过例如粘合剂物理地附着至引线框，并且半导体芯片的导电焊盘通过例如引线接合与引线框电连接。图5示出了在已经将半导体芯片202附着至引线框并且已经将导电引线204连接在半导体芯片的导电焊盘和引线框之间后图4的引线框200。如本领域已知的，导电引线将半导体芯片的导电焊盘电连接至引线框，并且引线框电连接至封装半导体器件的相应焊盘。另外，如本领域已知的，引线框、半导体芯片和引线接合封闭在例如环氧树脂密封内，环氧树脂密封形成了封装结构102的一部分。
图6示出了扁平无引线封装半导体器件300-1的替代结构，所述扁平无引线封装半导体器件包括与图1A-3C类似定向的两个等边三角形焊盘320和四个多边形(例如，梯形)焊盘324。具体地，图6的结构设置为使得两个三角形焊盘的顶点最靠近矩形边界的最长边缘。
图7示出了扁平无引线封装半导体器件300-2的另一个替代布局，所述扁平无引线封装半导体器件包括与图1A-3C类似定向的两个等边三角形焊盘320和四个多边形(例如梯形)焊盘324。图7的结构与图3A的结构类似，多边形焊盘存在略微不同的结构。
针对逻辑器件的另一个特别有用的扁平无引线封装包括：在底部表面处与封装半导体芯片上的八个端子或管脚相对应的八个暴露的焊盘。图8A和8B示出了半导体器件400的顶部和底部透视图，其中已经使用根据本发明实施例的扁平无引线技术封装了八个焊盘。在图8A和8B的实施例中，封装半导体器件是具有约1.3mm x0.8mm x0.35mm(长度x宽度x高度)尺寸的八焊盘扁平无引线封装半导体器件，所述八焊盘扁平无引线封装半导体器件包括两个内部焊盘和六个边缘焊盘。在图8A和8B的实施例中，两个内部焊盘(例如，四边形焊盘)暴露于封装结构的底部表面处并且位于封装结构的底部表面的中线上，六个边缘焊盘(例如，六个多边形焊盘)暴露于封装结构的底部表面处并且位于矩形边界的边缘处，其中一个边缘焊盘位于矩形边界的每一个角部附近，两个边缘焊盘位于两个内部多边形焊盘的边缘处并且位于两个内部多边形焊盘之间。附加地，每一个内部多边形焊盘的位置近似在六个边缘焊盘的四个之间的中心，并且配置为使得延伸通过每一个内部多边形焊盘的至少一个顶点的线与封装结构的矩形边界的边缘平行。
两个内部多边形焊盘和六个外部多边形焊盘的结构呈现较大的间距(例如约0.4mm)和约0.2mm的分离距离。因此，八焊盘扁平无引线封装半导体器件提供的焊盘分离距离宽到足以防止焊盘之间的短路、同时仍然提供足够的表面积以使能与印刷电路板的可靠连接。
图8A是八焊盘扁平无引线封装半导体器件400的顶部透视图，示出了具有顶部主表面404和两个侧表面406和408的封装结构402。如在本领域已知的，顶部表面典型地包括诸如产品标记之类的标记，尽管这里没有示出标记。同样如图8A所示，焊盘424的一部分和/或相应的引线框500暴露于扁平无引线封装半导体器件的侧表面处。
图8B是八焊盘扁平无引线封装半导体器件400的底部透视图，示出了封装结构402的底部主表面410和两个侧表面406和408。如图8B所示，两个内部多边形焊盘420和六个边缘多边形焊盘424暴露于扁平无引线封装半导体器件的底部表面处。通常，如图8B所示设置的两个内部多边形焊盘和四个边缘多边形焊盘的组合提供了对八个焊盘之间的分离距离进行优化的八个焊盘结构。下面参考图9和图10A-10C更加详细地描述焊盘结构的细节。
图9是图8A和8B的扁平无引线封装半导体器件400的侧视图，示出了扁平无引线封装半导体器件的高度尺寸和长度尺寸。在图9的实施例中，高度尺寸是0.35mm，长度尺寸是1.3mm。图9还示出了可以从扁平无引线封装半导体器件400的封装结构402的底部主表面404限定的平面突出的焊盘420和424。例如，该焊盘可以从封装结构的底部主表面向上突出20微米。在其他实施例中，该焊盘不从封装结构的底部主表面突出，例如所述焊盘与封装结构的底部主表面齐平。
图10A示出了作为八个焊盘结构实施例的扁平无引线封装半导体器件400的底部表面410的平面图，八个焊盘包括标识为焊盘4和8的两个内部多边形焊盘420以及标识为焊盘1、2、3、5、6和7的六个边缘多边形焊盘424。在实施例中，焊盘8是用于连接至接地端子的接地焊盘，并且焊盘4是用于连接至Vcc端子的Vcc焊盘，尽管其他结构也可以。首先描述了扁平无引线封装半导体器件的基本尺寸，然后描述焊盘的定向。如图10A所示，底部表面具有约1.3mm x0.8mm(e.g.，长度x宽度)的矩形边界，两个内部多边形焊盘是具有约0.2mm侧边的四边形，并且两个内部四边形焊盘的中心彼此分离约0.5mm。在实施例中，焊盘的尺寸和分离距离在±0.05mm内。
现在参考图10A-10C描述焊盘420和424的定向。如图10A所示，两个内部多边形焊盘420位于延伸通过底部表面410的水平中线430上。在图10A的实施例中，两个内部四边形焊盘定向为使得每一个四边形焊盘的两个顶点位于水平中线上。此外，两个四边形焊盘的每一个定向为使得延伸通过相应焊盘的两个顶点的线与底部表面的垂直中线432平行。
六个边缘多边形焊盘424位于矩形边界的边缘处，其中四个边缘多边形焊盘的位于矩形边界的角部附近并且称作“角部焊盘”，其他两个边缘多边形焊盘位于两个内部多边形焊盘420的边缘上，两个内部多边形焊盘420之间是等距离的，并且被称作“中间边缘焊盘”。如图10A所示，两个内部四边形焊盘的每一个近似位于四个边缘多边形焊盘之间的中心位置，四个边缘焊盘中的两个是角部焊盘，四个焊盘中的两个是两个中间边缘焊盘。此外，每一个内部四边形焊盘具有：第一边，与最靠近第一边的边缘多边形焊盘的面向边平行；第二边，与最靠近第二边的边缘多边形焊盘的面向边平行；第三边，与最靠近第三边的边缘多边形焊盘的面向边平行；以及第四边，与最靠近第四边的边缘多边形焊盘的面向边平行。例如，内部焊盘1具有：与边缘多边形焊盘2的面向边平行的第一边、与边缘多边形焊盘3的面向边平行的第二边、与边缘多边形焊盘7的面向边平行的第三边以及与边缘多边形焊盘8的面向边平行的第四边。参考图10B和10C描述焊盘各边的平行结构。
图10B示出了图10A的封装半导体器件400的底部表面410，从左下方向右上方延伸的平行线440A-440H指示焊盘420和424的平行边。如图10B所示，每一个边缘多边形焊盘2、3、6、7均具有与两个内部多边形焊盘中每一个的两条边平行的内侧边。
图10C示出了图10A的封装半导体器件400的底部表面410，从右下方向左上方延伸的平行线442A-442H指示了焊盘420和427的平行边。如图10C所示，每一个边缘多边形焊盘3、4、7和8均具有与两个内部多边形焊盘的每一个的两条边平行的内侧边。
如图8B和10A-10C所示的焊盘结构示出了在扁平无引线封装半导体器件400的底部表面410处暴露的焊盘420和424。尽管在图8A-10c中没有完全示出，封装半导体器件400还包括将封装半导体芯片(未示出)与八个焊盘420和424电连接的引线框500。
在如上所述的实施例中，内部多边形焊盘与封装半导体器件的导电管脚(作为接地、Vcc或输入/输出焊盘)电连接。也就是说，内部多边形焊盘没有设置为热沉。尽管上述结构包括具有六个和八个暴露焊盘的封装半导体器件，具有其他个数的暴露焊盘的封装半导体器件也是可以的。尽管将内部多边形焊盘描述为等边三角形焊盘和四边形焊盘，其他形状的焊盘也是可以的。例如，并非等边三角形焊盘的三角形焊盘是可以的。此外，尽管将某些边描述为彼此平行，但是也可以利用类似排列但是非平行的边。另外，尽管提供了一定尺寸，扁平无引线封装半导体器件的任一个元件的其他尺寸也是可以的。此外，尽管在一些实施例中提到了某些尺寸，所述尺寸可以在本领域已知的一定容限内变化。
在实施例中，单片引线框结构用于形成直接连接至半导体芯片的引线框并且形成焊盘。在实施例中，通过从顶部一侧和底部一侧刻蚀引线框以在引线框的顶部一侧和底部一侧上产生不同的结构来形成引线框。
在以上描述中，提供了各种实施例的特定细节。然而，可以在缺少这些特定细节的情况下实现一些实施例。在其他示例中，为了简明起见，没有更加详细地描述某些方法、程序、部件、结构和/或功能，以实现本发明的各种实施例。
尽管已经示出和描述了本发明的特定实施例，本发明并非局限于所示和所述的部分的特定形式或结构。本发明的范围由所附权利要求及其等价物限定。

Claims (20)

1.一种半导体器件，包括：
半导体芯片；
封装结构，所述封装结构限定了矩形边界且具有底部表面，所述封装结构包括：
内部多边形焊盘，暴露于封装结构的底部表面处，每一个内部多边形焊盘位于封装结构的底部表面的中线上；以及
边缘多边形焊盘，暴露于封装结构的底部表面处，每一个边缘多边形焊盘位于所述矩形边界的边缘处，在所述矩形边界的每一个角部附近有一个边缘多边形焊盘，
其中，每一个内部多边形焊盘具有第一边和第二边，所述第一边与所述边缘多边形焊盘的最靠近所述第一边的面向边平行，所述第二边与所述边缘多边形焊盘的最靠近所述第二边的面向边平行；以及
其中所述内部多边形焊盘配置为使得在每一个内部多边形焊盘的至少一个顶点之间延伸的线与所述封装结构的矩形边界的边缘平行。
2.根据权利要求1所述的半导体器件，其中，具有仅两个内部多边形焊盘和仅四个边缘多边形焊盘。
3.根据权利要求2所述的半导体器件，其中，所述两个内部多边形焊盘是三角形的，并且延伸通过每一个内部多边形焊盘的一个顶点的线与所述封装结构的矩形边界的边缘平行。
4.根据权利要求3所述的半导体器件，其中，延伸通过每一个内部多边形焊盘的一个顶点的线是所述封装结构的矩形边界的中线。
5.根据权利要求2所述的半导体器件，其中，所述两个内部多边形焊盘是两个等边三角形焊盘。
6.根据权利要求1所述的半导体器件，其中，具有仅两个内部多边形焊盘和仅六个边缘多边形焊盘。
7.根据权利要求6所述的半导体器件，其中，所述两个内部多边形焊盘呈四边形，并且在所述内部多边形焊盘中每一个的两个顶点之间延伸的线与所述封装结构的矩形边界的边缘平行。
8.根据权利要求7所述的半导体器件，其中，在每一个内部多边形焊盘的两个顶点之间延伸的线是所述封装结构的矩形边界的中线。
9.根据权利要求1所述的半导体器件，其中，所述内部多边形焊盘具有0.15mm-0.25mm的边尺寸。
10.根据权利要求1所述的半导体器件，其中，所述内部多边形焊盘的间距是约0.4mm。
11.一种半导体器件，包括：
半导体芯片；
封装结构，所述封装结构限定了矩形边界且具有底部表面，所述封装结构包括：
两个三角形焊盘，暴露于封装结构的底部表面处，所述两个三角形焊盘的每一个位于封装结构的底部表面的中线上；以及
四个多边形焊盘，暴露于封装结构的底部表面处，所述四个多边形焊盘的每一个位于矩形边界的角部附近，所述四个多边形焊盘中每一个的一个边与所述两个三角形焊盘中每一个的一个边平行。
12.根据权利要求11所述的半导体器件，其中，所述两个三角形焊盘是两个等边三角形焊盘。
13.根据权利要求12所述的半导体器件，其中，所述四个多边形焊盘中每一个的一个边和所述两个等边三角形之一的平行边之间的彼此距离是相等的第一距离。
14.根据权利要求13所述的半导体器件，其中，所述两个等边三角形焊盘中每一个具有与所述两个等边三角形焊盘中另一个等边三角形焊盘的边平行的边，并且其中所述两个等边三角形焊盘的平行边相距第二距离。
15.根据权利要求14所述的半导体器件，其中，所述两个等边三角形焊盘具有约0.25mm的边尺寸，第一距离是约0.2mm，并且第二距离是约0.3mm。
16.根据权利要求12所述的半导体器件，其中，所述两个等边三角形焊盘具有约0.25mm的边尺寸，并且所述四个多边形焊盘中每一个的平行边与所述两个等边三角形焊盘之一的最近的平行边相距约0.2mm。
17.根据权利要求12所述的半导体器件，其中，所述两个等边三角形焊盘具有约0.25mm的边尺寸。
18.根据权利要求11所述的半导体器件，其中，所述两个三角形焊盘到所述封装的底部表面的第二中线的距离相等，并且具有与所述第二中线平行的边，所述第二中线与所述中线正交。
19.一种半导体器件，包括：
半导体芯片；
封装结构，所述封装结构限定了矩形边界且具有底部表面，封装结构包括：
两个等边三角形焊盘，暴露于封装结构的底部表面处，所述两个等边三角形焊盘的每一个具有与所述两个等边三角形焊盘的另一个等边三角形焊盘的边平行的边，所述两个等边三角形焊盘位于封装结构的矩形边界的中线上；以及
四个梯形焊盘，暴露于封装结构的底部表面处，所述四个梯形焊盘的每一个位于矩形边界的角部附近，所述四个梯形焊盘中每一个的第一边与所述矩形边界邻接，所述四个梯形焊盘中每一个的相对第二边与所述两个等边三角形焊盘中每一个的边平行。
20.根据权利要求19所述的半导体器件，其中，所述两个等边三角形焊盘具有约0.25mm的边尺寸，并且所述四个梯形焊盘中每一个的相对边与所述两个等边三角形焊盘之一的最近平行边相距约0.2mm。
CN201410646188.7A 2013-12-06 2014-11-14 具有内部多边形焊盘的封装半导体器件 Active CN104701286B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/099,768 US9269690B2 (en) 2013-12-06 2013-12-06 Packaged semiconductor device with interior polygonal pads
US14/099,768 2013-12-06

Publications (2)

Publication Number Publication Date
CN104701286A true CN104701286A (zh) 2015-06-10
CN104701286B CN104701286B (zh) 2018-05-01

Family

ID=51662003

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410646188.7A Active CN104701286B (zh) 2013-12-06 2014-11-14 具有内部多边形焊盘的封装半导体器件

Country Status (3)

Country Link
US (2) US9269690B2 (zh)
EP (1) EP2881984B1 (zh)
CN (1) CN104701286B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469689B (zh) * 2015-08-21 2019-10-11 安世有限公司 电子元件及其形成方法
US11056435B2 (en) * 2017-11-16 2021-07-06 Advanced Semiconductor Engineering, Inc. Semiconductor package with chamfered pads
US11855001B2 (en) * 2020-11-04 2023-12-26 Texas Instruments Incorporated Leadless leadframe and semiconductor device package therefrom
US11430718B2 (en) 2021-01-29 2022-08-30 Microchip Technology Incorporated Lead frames for semiconductor packages with increased reliability and related semiconductor device packages and methods
WO2022164574A1 (en) * 2021-01-29 2022-08-04 Microchip Technology Incorporated Lead frames for semiconductor packages with increased reliability and related packages and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329157A (en) * 1992-07-17 1994-07-12 Lsi Logic Corporation Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area
US6597059B1 (en) * 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
CN102024773A (zh) * 2009-09-18 2011-04-20 精工电子有限公司 树脂密封型半导体装置及其制造方法
CN202285233U (zh) * 2008-12-22 2012-06-27 罗姆股份有限公司 半导体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330270B1 (en) * 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2004071670A (ja) * 2002-08-02 2004-03-04 Fuji Photo Film Co Ltd Ｉｃパッケージ、接続構造、および電子機器
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
US7714415B2 (en) * 2006-04-28 2010-05-11 Intersil Americas, Inc. Leadframe structures for semiconductor packages
US8067830B2 (en) 2007-02-14 2011-11-29 Nxp B.V. Dual or multiple row package
CN102428558B (zh) 2009-05-15 2014-06-25 罗姆股份有限公司 半导体装置
JP5629264B2 (ja) 2009-09-11 2014-11-19 ローム株式会社 半導体装置およびその製造方法
US8836107B2 (en) 2011-02-24 2014-09-16 Texas Instruments Incorporated High pin count, small SON/QFN packages having heat-dissipating pad
US20130133193A1 (en) 2011-11-28 2013-05-30 Mediatek Singapore Pte. Ltd. Surface mount technology process for advanced quad flat no-lead package process and stencil used therewith

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329157A (en) * 1992-07-17 1994-07-12 Lsi Logic Corporation Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area
US6597059B1 (en) * 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
CN202285233U (zh) * 2008-12-22 2012-06-27 罗姆股份有限公司 半导体装置
CN102024773A (zh) * 2009-09-18 2011-04-20 精工电子有限公司 树脂密封型半导体装置及其制造方法

Also Published As

Publication number Publication date
EP2881984A3 (en) 2015-07-08
US9269690B2 (en) 2016-02-23
CN104701286B (zh) 2018-05-01
EP2881984B1 (en) 2019-03-13
US20150162298A1 (en) 2015-06-11
EP2881984A2 (en) 2015-06-10
US20160118357A1 (en) 2016-04-28
US10056343B2 (en) 2018-08-21

Similar Documents

Publication Publication Date Title
US7245007B1 (en) Exposed lead interposer leadframe package
US7977774B2 (en) Fusion quad flat semiconductor package
US7687893B2 (en) Semiconductor package having leadframe with exposed anchor pads
CN104701286A (zh) 具有内部多边形焊盘的封装半导体器件
US7968998B1 (en) Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
CN104010432B (zh) 具有散热功能的印刷电路板结构
JP5707902B2 (ja) 半導体装置及びその製造方法
US6448107B1 (en) Pin indicator for leadless leadframe packages
US9231118B2 (en) Chip package with isolated pin, isolated pad or isolated chip carrier and method of making the same
US20100109136A1 (en) Semiconductor device including semiconductor chip mounted on lead frame
US9978695B1 (en) Semiconductor device including leadframe with a combination of leads and lands and method
CN107978581B (zh) 多芯片封装件
US8072050B1 (en) Semiconductor device with increased I/O leadframe including passive device
CN105047636B (zh) 单排直插无引线半导体封装
US20150137337A1 (en) Semiconductor package and lead frame
US9324643B1 (en) Integrated circuit device having exposed contact pads and leads supporting the integrated circuit die and method of forming the device
JP4215814B2 (ja) 半導体装置の製造方法
JP2007180077A (ja) 半導体装置
CN211578741U (zh) 导线框架及包含其的集成电路封装体
KR20010037246A (ko) 리드프레임 및 이를 이용한 반도체패키지
CN114300420A (zh) 半导体封装
JP2021150518A (ja) 半導体装置
CN220400619U (zh) 一种led封装桥接芯片
KR101684150B1 (ko) 반도체 패키지 및 그 제조 방법
CN105308744A (zh) 带有导线键合的半导体封装件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20170719

Address after: Holland Ian Deho Finn

Applicant after: Naizhiya Co., Ltd.

Address before: Holland Ian Deho Finn

Applicant before: NXP BV

TA01 Transfer of patent application right
CB02 Change of applicant information

Address after: Holland Ian Deho Finn

Applicant after: Yasuyo Co. Ltd.

Address before: Holland Ian Deho Finn

Applicant before: Naizhiya Co., Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant