CN114300420A - 半导体封装 - Google Patents

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CN114300420A CN202111070302.2A CN202111070302A CN114300420A CN 114300420 A CN114300420 A CN 114300420A CN 202111070302 A CN202111070302 A CN 202111070302A CN 114300420 A CN114300420 A CN 114300420A
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Abstract

本发明公开一种半导体封装，包括：芯片附着焊盘；多个引脚端子，围绕该晶粒附着焊盘定位并沿该半导体封装的侧边缘设置；半导体晶粒，安装在该晶粒附着焊盘上；模塑料，封装该多个引脚端子和该半导体晶粒；以及至少一个虚设引脚，设置在该半导体封装的拐角区域中的该多个引脚端子之间。设置在半导体封装的四个拐角区域的虚设引脚或焊盘通过将最大应力从相邻的I/O引脚或针脚转移到虚拟引脚或焊盘本身，可以有效地提高板级跌落冲击性能和可靠性，减小跌落冲击条件下半导体封装失效的可能性。

Description

半导体封装
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体封装。
背景技术
四方扁平无引脚(quad flat no-lead，QFN)封装以其小尺寸、成本效益和良好的生产良率而闻名。QFN封装还具有高速电路的某些机械优势，包括改进的共面性和散热。
由于薄(slim)的设计，手持设备(handheld device)在跌落时变得更加脆弱。随着电子封装越来越薄，跌落和振动可靠性问题变得越来越重要。板级(board-level)跌落冲击测试是表征不同焊接组件在印刷电路板(printed circuit board，PCB)上的跌落耐久性的有用方法。
图1是传统QFN封装的仰视图。如图1所示，传统的QFN封装P具有从QFN封装P的底表面暴露的晶粒附着焊盘(die attach pad)DP。多个引脚端子(lead terminal)LT布置在晶粒附着焊盘DP周围。每个引脚端子LT的底面也暴露于QFN封装P的底面。通常，QFN封装P的四个角部(或拐角区域)CR处不布置引脚。
QFN封装在跌落冲击条件下的失效主要发生在四个角区域(或拐角区域)CR附近。随着封装尺寸的增加，封装角(或拐角)处的最大应力也会增加。因此，业界期望提供具有改进的板级跌落冲击性能的改进的QFN封装。
发明内容
有鉴于此，本发明提供一种涉及具有改进的板级可靠性的四方扁平无引脚(QFN)封装，以解决上述问题。
根据本发明的第一方面，公开一种半导体封装，包括：
芯片附着焊盘；
多个引脚端子，围绕该晶粒附着焊盘定位并沿该半导体封装的侧边缘设置；
半导体晶粒，安装在该晶粒附着焊盘上；
模塑料，封装该多个引脚端子和该半导体晶粒；以及
至少一个虚设引脚，设置在该半导体封装的拐角区域中的该多个引脚端子之间。
本发明的半导体封装由于包括：芯片附着焊盘；多个引脚端子，围绕该晶粒附着焊盘定位并沿该半导体封装的侧边缘设置；半导体晶粒，安装在该晶粒附着焊盘上；模塑料，封装该多个引脚端子和该半导体晶粒；以及至少一个虚设引脚，设置在该半导体封装的拐角区域中的该多个引脚端子之间。设置在半导体封装的四个角区域(或拐角区域)的虚设引脚或焊盘通过将最大应力从相邻的I/O引脚或针脚转移到虚拟引脚或焊盘本身，可以有效地提高板级跌落冲击性能和可靠性，减小跌落冲击条件下半导体封装失效的可能性。
附图说明
图1是传统QFN封装的仰视图；
图2是根据本发明实施例的四方扁平无引脚(QFN)封装的等距剖视图，其中去除了部分模塑料；
图3是图2中QFN封装的仰视图；
图4是根据本发明实施例的PCB组件的示意性局部剖视图，示出了虚设引脚与虚设焊盘之间的焊点结构；
图5至图10是QFN封装的局部仰视图，示出了设置在QFN封装的拐角区域中的虚设引脚(dummy lead)的暴露表面的各种图案。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个元素，组件，区域，层或部分与另一区域，层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要元件、组件、区域、层或部分可以称为第二或次要元件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个元件或特征与之的关系。如图所示的另一元件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当层被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将元件或层称为在另一元件或层“上”，“连接至”，“耦接至”或“邻近”时，它可以直接在其他元素或层上，与其连接，耦接或相邻，或者可以存在中间元素或层。相反，当元件称为“直接在”另一元件或层“上”，“直接连接至”，“直接耦接至”或“紧邻”另一元件或层时，则不存在中间元件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
有各种基于引脚框架的表面贴装元件(surface mount component)，例如四方扁平无引脚(quad flat no-lead，QFN)封装、高级QFN(advanced QFN，aQFN)封装、低剖面四方扁平封装(low-profile quad flat package，LQFP)等。例如，可以通过将封装焊接到PCB来将封装连接到印刷电路板(PCB)。将封装(即封装的集成电路)连接到PCB上产生印刷电路板组件(printed circuit board assembly，PCBA)，可用作计算机、移动电话、平板计算机、笔记本等便携式设备中的主板。
通常，引脚框(leadframe)条(strip)填充有多个引脚框。半导体晶粒或微电子器件可以安装在每个引脚框架上并用模塑料封装。引脚框架(或引脚框)在条带(或条，也即引脚框条)的单一化过程中被分割以创建单独的半导体封装。一种类型的半导体封装是扁平封装无引脚封装，其中每个端子在封装的底部和侧面暴露。通常，在条带(或引脚框条)分割期间的锯切过程通常导致引脚端子在每个引脚端子的切割端或侧面具有至少一些暴露的基底金属。通常，上述切割端与封装的侧壁表面或模塑料的侧壁表面垂直齐平。
四方扁平无引脚封装或小外形无引脚封装这一术语表示引脚没有悬臂式引脚，而是扁平引脚，通常沿封装器件的外围排列。引脚的金属可以通过焊料材料连接到外部部件的相应接触焊盘的金属。QFN封装通常使用铜引脚框架进行芯片组装和PCB互连。
本发明体现在四方扁平无引脚(QFN)型封装中。然而，本领域的普通技术人员将容易理解本发明的细节并且本发明适用于其他封装类型。
图2是示出根据本发明实施例的示例性锯型QFN封装的等距剖视图。如图2所示，QFN封装1包括引脚框10，引脚框10具有晶粒附着焊盘(或晶粒焊盘)101和以规定的间隔和间距围绕晶粒附着焊盘101布置的多个引脚端子(或输入/输出引脚；下文也称为I/O引脚)110。半导体芯片或晶粒20安装在晶粒附着焊盘101上，晶粒附着焊盘101通过在QFN封装1的四个角(或拐角)处延伸的四个连接杆102支撑在QFN封装1的中心区域。四个连接杆102中的每一个的一端终止于晶粒附着焊盘101，并且四个连接杆102中的每一个的另一端终止于引脚框10的边缘。例如，在图3中，QFN封装1包括从晶粒附着焊盘101的四个角(或拐角)延伸到QFN封装1对应四个角区域(或拐角区域)CR的四个鱼尾连接杆102。图3中也具有从晶粒附着焊盘101连接到虚设引脚110d的连接杆102，仰视图中未显示的原因是例如连接杆102的厚度较小，小于虚设引脚110d(或引脚端子110、或晶粒附着焊盘101)的厚度，因此被模塑料40所遮住(图5-10所示的也是如此)。连接杆102可以是被半蚀刻因此厚度较小。
QFN封装1的晶粒焊盘101可以从封装底部暴露，从而提供更好的散热。如本领域普通技术人员所理解的，晶粒附着焊盘101和引脚端子110可以由任何合适的材料形成，例如铜、铝、合金或用于引脚框的任何其他合适的导电材料。引脚端子110可以以网格阵列图案围绕晶粒附着焊盘101定位，在半导体晶粒20的外部并且邻近QFN封装1的横向外围。
应当理解，图中所示的QFN封装1的引脚端子110的数量和尺寸仅用于说明目的。应当理解，用于从半导体晶粒20传输信号或向半导体晶粒20传输信号的引脚端子110可以根据不同的设计要求布置成单排、双排或三排。虽然希望将引脚端子110定位在QFN封装1的每一侧以便最大化封装中的引脚数，但一些设计可能不需要这样的布置。在一些实施例中，可选地，接地环(未示出)可以设置在多个引脚端子110和晶粒焊盘101之间。
根据实施例，例如，晶粒20可以通过粘合膜210粘附到晶粒附着焊盘101。根据实施例，多个输入/输出(input/output，I/O)垫(或焊盘)201沿着晶粒20的有源表面(activesurface)。根据一个实施例，每个引脚端子110通过诸如铜线或金线的接合线(或接合引线)30电连接到半导体晶粒20的有源表面上的I/O焊盘201，但不限于此。在一些实施例中，至少一个半导体晶粒10可以以倒装芯片(flip-chip)的方式安装在封装内。由于虚设引脚110d无需用于电连接来传输信号等，因此虚设引脚110d可以没有设置引线接合(或接合引线)连接到晶粒20上。
根据实施例，半导体晶粒20和接合线30用模塑料40封装，模塑料40也部分封装引脚端子110并延伸在晶粒附着焊盘101和引脚端子110之间。根据一个实施例，如本领域公知的，模塑料40可以包括通过传递模塑在热和压力下施加的填充有硅颗粒的聚合物材料。
根据一个实施例，多个引脚端子110中的每一个都具有暴露的外端SL，或位于QFN封装1的侧边E上的侧面。根据一个实施例，QFN封装1的侧边E上的每排引脚端子110可以被一对虚设引脚110d夹在中间，该一对虚设引脚110d设置在QFN封装1的拐角区域CR内。虚设引脚110d设置在拐角区域CR中的多个引脚端子(例如侧边的两个引脚端子110)之间。根据实施例，在虚设引脚110d上没有形成焊线(接合线)。虚设引脚110d具有外端SD。
通常，传统QFN封装的四个连接杆中的每一个的整个下表面经受半蚀刻制程，使得每个连接杆的厚度小于引脚框架的厚度。这意味着连接杆通常不会从传统QFN封装的底部暴露出来。需要说明的是，此处的“半刻蚀”不仅是指通过刻蚀精确去除金属引脚框厚度的一半，还包括仅去除金属引脚框厚度的一部分的局部刻蚀。
根据一个实施例，每个虚设引脚110d是一体的连接杆102的单片部分。在图2中，每个虚设引脚110d是连接杆102的未被半蚀刻的远程部分。每个连接杆102的其余部分被半蚀刻。根据一个实施例，虚设引脚110d与连接杆102的半蚀刻部分连续连接。也就是说，虚设引脚110d可以与对应的连接杆102是一体结构，而其中连接杆102被半蚀刻，虚设引脚110d未被半蚀刻，因此虚设引脚110d的厚度大于连接杆102。其中虚设引脚与对应的连接杆是一体结构可以大大增加半导体封装的机械强度，避免跌落冲击条件下的封装的失效，增加半导体封装的抗跌落能力。此外，晶粒附着焊盘、连接杆与虚设引脚也可以是一体的结构，从而进一步增加半导体封装的机械强度和抗跌落能力。当然取决于制程，晶粒附着焊盘与连接杆和虚设引脚也可以不是一体结构，例如连接杆和虚设引脚是一体结构，而它们与晶粒附着焊盘是分体的(例如后续步骤中接合在一起的)。
图3是根据本发明实施例的QFN封装1的示例性仰视图。例如，QFN封装1可以具有9mm x 9mm的封装尺寸和总数76个I/O引脚或针脚。如图3所示，每个引脚端子110在QFN封装1的底面上具有暴露表面，用于随后与诸如印刷电路板(未示出)的另一电子部件电耦合。设置在每个角区(或拐角区域)CR中的两个虚设引脚110d在QFN封装1的底表面上呈现L形暴露的底面。设置在每个角区CR中的两个虚设引脚110d加强了QFN封装的角区(或拐角区域)CR，从而提高板级跌落冲击性能和可靠性。
图4为QFN封装安装在PCB上后的焊点(solder joint)结构的组件局部剖视示意图。如图4所示，当将QFN封装1安装在PCB 2上时，可以在PCB 2的芯片安装区域CA内提供相应的虚设焊盘210d。可以在虚设引脚110d和110d之间形成焊点230。虚设焊盘210d。要将QFN封装1焊接到PCB 2，可以将焊膏涂在定义区域内的焊盘表面。焊膏可以通过模板印刷方法施加到PCB上，但不限于此。
涂上锡膏后，QFN封装1可以定位在PCB 2上，PCB组件可以放入烘箱中加热。加热导致焊料(如锡膏)熔化，导致润湿和芯吸(wicking)。根据一个实施例，可以在QFN封装1的侧边缘上的每个虚设引脚110d的暴露的外端上形成焊脚F。焊脚F进一步提高了拐角区域周围的引脚端子的接合强度。
图5至图10是QFN封装的局部仰视图，示出了设置在QFN封装的拐角区域中的虚设引脚的暴露表面的各种图案或形状。在图5中，设置在角区(或拐角区域)CR的虚设引脚(或虚设焊盘)110d与QFN封装1的相邻的两个侧边E1和E2保持预定距离d，因此在两个相邻的侧边E1和E2中的任何一个上不具有暴露的端面。从QFN封装1的底部暴露的虚设引脚110d的底表面可以具有矩形或正方形形状。在一些实施例中，从QFN封装1的底部暴露的虚设引脚110d的底面可以具有圆形、椭圆形或任何其他合适的形状。虚设引脚110d可以是连接杆102的未被半蚀刻的部分。在图6中，矩形虚设引脚110d的两个端面分别从相邻的两个侧边E1和E2露出。虚设引脚110d的暴露的矩形底面的宽度W小于或等于引脚端子110的长度L。在图7中，同样地，矩形虚设引脚110d具有两个末端分别从相邻的两个侧边E1和E2露出的表面。虚设引脚110d的暴露的矩形底面可以具有大于引脚端子110的长度L的宽度W，这样可以较小角落应力，增强半导体封装的抗跌落能力。在图8中，虚设引脚110d的暴露底面可以具有多边形形状，例如为八边形，其两个顶点分别接触相邻的两个侧边E1和E2。在图9中，虚设引脚110d的暴露底面为Y形或鱼尾形，虚设引脚110d的两个端面分别从相邻的两个侧边E1和E2暴露出来。在图10中，虚设引脚110d的暴露底面具有三角形形状，例如等腰直角三角形形状。同样地，虚设引脚110d的两个端面分别从相邻的两个侧边缘E1和E2暴露。
使用本发明的优势在于，设置在QFN封装的四个角区域(或拐角区域)的虚设引脚或焊盘通过将最大应力从相邻的I/O引脚或针脚转移到虚拟引脚或焊盘本身，可以有效地提高板级跌落冲击性能和可靠性。本发明中在设有连接杆从晶粒附着焊盘101连接到虚设引脚或焊盘时，将显著的增加半导体封装的机械强度，显著的提高板级跌落冲击性能，进一步的防止跌落时发生损坏的可能性，因此本发明中可以对四个角落的虚设引脚或焊盘至少一个或均分别设置连接杆以连接到晶粒附着焊盘101，增加半导体封装的抗跌落能力。此外根据实验结果，如图7所示的具有较大表面积的矩形虚设引脚具有比其他虚设引脚图案更好的性能(更低的应力比)。图6所示的矩形虚设引脚的跌落冲击性能优于图3所示的L形虚设引脚和图9所示的Y形虚设引脚的跌落冲击性能。图3所示的L形虚设引脚优于图10所示的三角形虚设引脚和图5所示的内缩虚设引脚或焊盘。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (14)

1.一种半导体封装，其特征在于，包括：
芯片附着焊盘；
多个引脚端子，围绕该晶粒附着焊盘定位并沿该半导体封装的侧边缘设置；
半导体晶粒，安装在该晶粒附着焊盘上；
模塑料，封装该多个引脚端子和该半导体晶粒；以及
至少一个虚设引脚，设置在该半导体封装的拐角区域中的该多个引脚端子之间。
2.如权利要求1所述的半导体封装，其特征在于，该多个引脚端子包括沿该半导体封装的第一侧边布置的第一排引脚端子和沿第二侧边布置的第二排引脚端子，该第二侧边连接至该第一侧边缘，其中该至少一个虚设引脚设置于该第一排引脚端子与该第二排引脚端子之间的该拐角区域中。
3.如权利要求1所述的半导体封装，其特征在于，该半导体晶粒包括至少一个沿该半导体晶粒的周边设置的输入/输出焊盘，并且其中该半导体晶粒的该多个输入/输出焊盘通过接合线电连接到该多个引脚端子。
4.如权利要求1所述的半导体封装，其特征在于，该晶粒焊盘的底面从该半导体封装的底面露出。
5.如权利要求1所述的半导体封装，其特征在于，还包括：
连接杆，在该晶粒附着焊盘和该拐角区域之间延伸，并连接该晶粒附着焊盘与该虚设引脚。
6.如权利要求5所述的半导体封装，其特征在于，该至少一根虚设引脚与该连接杆为一体结构。
7.如权利要求5所述的半导体封装，其特征在于，该至少一根虚设引脚是该连接杆的未被半蚀刻的末端部分。
8.如权利要求7所述的半导体封装，其特征在于，该至少一虚设引脚与该连接杆的其余半蚀刻部分连续连接。
9.如权利要求1所述的半导体封装，其特征在于，该至少一虚设引脚在该半导体封装的底面上具有暴露表面。
10.如权利要求9所述的半导体封装，其特征在于，该暴露表面为矩形表面。
11.如权利要求10所述的半导体封装，其特征在于，该矩形表面的宽度大于该多个引脚端子中的每一个的暴露表面的长度。
12.如权利要求9所述的半导体封装，其特征在于，该暴露表面具有L形、多边形形状、Y形或鱼尾形、或三角形形状。
13.如权利要求1所述的半导体封装，其特征在于，该至少一虚设引脚在该半导体封装的侧边缘之一上具有暴露的端面；或者，该至少一个虚设引脚在该半导体封装的侧边缘不具有暴露的端面。
14.如权利要求1所述的半导体封装，其特征在于，没有引线接合到该至少一个虚设引脚。
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