CN104637911A - 具有路由基板的基于引线框架的半导体装置 - Google Patents
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Abstract
本发明涉及具有路由基板的基于引线框架的半导体装置,以及组装方法。所述半导体装置包括:引线框架;路由基板,设置在引线框架内;以及有源部件,安装在路由基板上。有源部件具有多个片芯焊盘。路由基板包括第一接合焊盘的集合、第二接合焊盘的集合以及多个互连,其中每一互连提供第一接合焊盘和相应的第二接合焊盘之间的电连接。半导体装置还包括在有源部件的一个或多个片芯焊盘和相应的路由基板的第一接合焊盘之间的电耦接件(例如,接合线),以及在引线框架的引线和相应的路由基板的第二接合焊盘之间的电耦接件。
Description
技术领域
本发明总的来说涉及半导体装置封装,并且更具体地,涉及无引线四方扁平(QFN)封装、功率QFN(PQFN)封装等。
背景技术
某些半导体封装(诸如,四方扁平无引线(QFN)以及功率QFN(PQFN)封装)包括集成电路(IC)片芯(die)或其它有源部件,其物理地附接到引线框架,并利用跨展片芯上的片芯焊盘(pad)到引线框架的相应的引线的接合线电连接到引线框架。通过模制化合物包封所述IC片芯、接合线以及引线框架的内部部分,留下封装件的表面上的引线部分暴露。这些暴露的引线作为到包封的IC片芯的输入和输出(I/O)连接,并且通常沿着QFN封装件的周界设置。与其它类型的半导体封装相比,QFN封装有利地提供了较短的电路径和较快速的信号通信速率,并因此广泛地用于功率元件和其它IC片芯。
在典型的QFN封装件中,方形的IC片芯(在全部四边上具有片芯焊盘,其中片芯焊盘被按方形布置)中心地设置在方形引线框架内,所述方形引线框架在全部四边上具有引线,其中引线也按方形布置。这样的配置使得接合线的路由简单直接,因为接合线基本上径向地设置,并且可以被充分间隔开使得不彼此干扰。
然而,在全部四边上具有引线的常规的QFN封装件不是足够灵活以容纳具有其它配置的IC片芯的,诸如,仅在两边上具有片芯焊盘的伸长的矩形IC片芯,其中片芯焊盘被沿着该IC片芯的较长边沿以两个平行的行布置。如果在该IC片芯上的两个平行行的片芯焊盘与绕周围的引线框架设置的方形布置的引线之间尝试接合线连接的话,那么多个接合线将不能够被路由并仍充分间隔开。尤其是,连接设置得临近IC片芯的角部的片芯焊盘的接合线将很可能彼此接触或者被设置得太紧密而有彼此干扰的风险。
其它IC片芯的片芯垫盘配置可以对于路由接合线产生类似问题,诸如这样的方形IC片芯,其具有绕其周界以方形布置的片芯焊盘的第一集合以及设置在片芯焊盘的第一集合内以较小的方形布置的片芯焊盘的第二集合。
因此,具有能够容纳具有不同的或非常规的片芯焊盘配置的IC片芯的QFN封装将是有利的。
概述
根据本公开一个实施例,提供了一种半导体装置,包括:引线框架,包括多个引线;路由基板,设置在引线框架内,并且包括第一接合焊盘的集合、第二接合焊盘的集合、以及多个互连,每一个互连提供第一接合焊盘和相应的第二接合焊盘之间的电连接;有源部件,安装在所述路由基板上,并具有多个片芯焊盘;在所述有源部件的一个或多个片芯焊盘和相应的所述路由基板的第一接合焊盘之间的电耦接件;以及在所述引线框架的一个或多个引线和相应的所述路由基板的第二接合焊盘之间的电耦接件。
根据本公开另一实施例,提供了一种一种用于组装半导体装置的方法,所述方法包括:(a)在路由基板上安装有源部件,所述有源部件具有多个片芯焊盘,其中所述路由基板包括第一接合焊盘的集合、第二接合焊盘的集合以及多个互连,每一互连提供第一接合焊盘和相应的第二接合焊盘之间的电连接;(b)将所述有源部件和路由基板设置在包括多个引线的引线框架内;(c)将所述有源部件的一个或多个片芯焊盘电耦接到相应的所述路由基板的第一接合焊盘;以及(d)将所述引线框架的一个或多个引线电耦接到相应的所述路由基板的第二接合焊盘。
附图简要描述
通过示例的方式示出本发明的实施例,并且本发明的实施例不受附图的限制,在附图中,相同的附图标记表示类似的元件。图中的元件出于简化和清楚的目的而示出,并且并不必然按比例绘制。例如,为清楚起见,层和区域的厚度可以被放大。
图1示出了根据本发明一个实施例的封装的四方扁平无引线(QFN)类型半导体装置的顶部X射线视图;
图2示出了图1的半导体装置的侧面X射线视图;
图3示出了图1的半导体装置的底表面的视图;
图4示出了图1的半导体装置的路由基板的平面X射线视图;以及
图5是用于组装图1的半导体装置的工艺过程的流程图。
具体实施方式
在此公开了本发明的详细的示例性实施例。然而,在此公开的具体结构和功能细节仅仅是代表性的,用于描述本发明的示例实施例的目的。本发明的实施例可以以许多替代形式实施,并且不应当理解为被限制到仅仅在此提出的实施例。另外,在此使用的术语仅用于描述特定实施例的目的,并不意图作为对本发明的示例实施例的限制。
如在此所使用的,单数形式“一”,或“所述/该”,(“a”、“an”和“the”)意图也包括复数形式,除非上下文明确地指明不同于此。另外将理解,术语“包括”、“包含”和/或“具有”说明所陈述的特征、步骤或组件的存在,但是并不排除存在或添加一个或多个其它特征、步骤或组件。还应当注意,在某些替代实现方式中,所提及的功能/动作可以不按附图中说明的顺序出现。例如,根据所涉及的功能性/动作,相继显示的两个特征实际上可以基本上同时地执行,或者,有时可以以相反的顺序执行。
本发明的一个实施例是半导体装置,而另一实施例是用于组装半导体装置的方法。
在一个实施例中,半导体装置包括:引线框架,具有多个引线;路由基板,设置在引线框架内;以及有源部件(半导体片芯),安装在路由基板上。有源部件具有多个片芯焊盘(die pad)。路由基板包括第一接合焊盘的集合、第二接合焊盘的集合以及多个互连,其中每一互连提供第一接合焊盘和相应的第二接合焊盘之间的电连接。半导体装置还包括有源部件的一个或多个片芯焊盘和相应的路由基板的第一接合焊盘之间的电耦接件(例如,接合线),以及引线框架的多个引线中的每一个和相应的路由基板的第二接合焊盘之间的电耦接件。
在另一实施例中,用于组装半导体装置的方法包括:(a)在路由基板上安装具有多个片芯焊盘的有源部件(例如,半导体片芯),其中路由基板包括第一接合焊盘的集合、第二接合焊盘的集合和多个互连,每一互连提供第一接合焊盘和相应的第二接合焊盘之间的电连接;(b)将该有源部件和路由基板设置在包括多个引线的引线框架内;(c)将有源部件的一个或多个片芯焊盘电耦接到相应的路由基板的第一接合焊盘;以及(d)将引线框架的一个或多个引线电耦接到相应的路由基板的第二接合焊盘。
图1示出了根据本发明的一个实施例的封装的四方扁平无引线(QFN)类型半导体装置100的顶部X射线视图,图2示出了图1的半导体装置100的侧面截面图。注意,替代实施例并不限于QFN封装,而是能够实现用于其它封装类型,诸如(而不限于)功率QFN(PQFN)封装,以及四方扁平封装(QFP)或者其它引线封装。
半导体装置100包括引线框架102,引线框架102具有通过电绝缘的模制化合物106分开的并且嵌入在电绝缘的模制化合物106内的多个金属引线。引线104电连接到IC片芯112上的接合焊盘,和/或电连接到外部电组件以允许IC片芯112与那些外部组件一起操作。引线104可以由铜、铜的合金、镀铜的铁/镍合金、或镀的铝等形成。常常,铜引线首先预镀有镍基础层,然后钯中层以及最终非常薄的金上层。模制化合物106可以是环氧树脂或其它适当的材料。
引线框架102作为基座,半导体装置100的其它元件安装于其上。尤其是,路由基板110(例如,类似于旗板(flg)或片芯垫盘)安装并设置在引线框架102的底表面内。路由基板110适于接收IC片芯112(或其它有源部件),IC片芯112安装在其中心区域中。如下面更详细地解释的,路由基板110中心地设置在引线框架中的开口中,诸如其中通常设置引线框架片芯焊盘或旗板的位置。路由基板110可以保持在适当的位置利用带临时地附接到引线框架。路由基板110可以包括绝缘材料层,嵌入有金属线或互连,如同单金属层印刷电路板那样。IC片芯112是已知的半导体装置组件,并因此,其详细说明对于完整理解本发明不是必要的。
IC片芯112通过片芯附接层114设置在路由基板110上,片芯附接层114可以包括环氧树脂化合物、电绝缘的片芯附接粘合剂、片芯附接带、或焊料等。
如图1中所示,路由基板110具有导线接合垫盘的两个集合:(i)内导线接合焊盘120的集合,其以两个平行的行布置,以及(ii)外导线接合焊盘122的集合,其以围绕内导线接合焊盘120的方形布置。IC片芯112上的一个或多个导线接合焊盘118通过第一接合线116电连接到路由基板110的一个或多个内导线接合焊盘120。引线框架102的一个或多个引线104通过第二接合线124电连接到路由基板110的外导线接合焊盘122。第一和第二接合线116和124由导电材料(诸如,铝、银、金或铜)形成,并且可以被涂覆或未被涂覆。
图3示出了半导体装置100的底表面的视图。如所示的,路由基板110中心地设置在引线框架102的引线104内,并且设置在半导体装置100的底部,从而使得路由基板110的表面被暴露。也就是说,路由基板110位于引线框架片芯垫盘或旗板通常位于其中的位置,并且可以具有暴露的底表面。
图4示出了路由基板110的平面X射线视图,路由基板110包括内和外导线接合焊盘120和122。如所示的,内导线接合焊盘120中的每一个通过路由基板110内的互连128电耦接到外导线接合焊盘122中的相应的一个。互连128可以被形成为任何类型的电连接,其嵌入在路由基板110内和/或设置在路由基板110上,诸如,印刷电路板(PCB)连接、迹线、或金属通孔等。期望地,利用用于球格栅阵列(BGA)的PCB布局指南的规则,或者,用于其它精细节距和/或高引脚数迹线路由情况的规则,来执行用于这些电连接128的路由。
在一个实施例中,路由基板110还包括暴露的片芯焊盘108,其中心地设置在内导线接合焊盘120内。暴露的片芯焊盘108提供热量移除路径并且另外作为到电路板的接地连接,半导体装置100物理地且电地耦接到该电路板。在替代实施例中,一个或多个暴露的片芯焊盘108可以设置在路由基板110内中心以外的位置,并且所述一个或多个暴露的片芯焊盘108可以具有方形以外的形状。
IC片芯112、第一和第二接合线116和124以及引线框架102的上部全部被以适当的模制化合物106包封(图2中最佳地看出),以保护片芯112和接合线116、124免于环境影响。如本领域中已知的,模制化合物106可以是塑料、环氧树脂、填充硅石的树脂、陶瓷、无卤化物的材料等,或者其组合。
从IC片芯112到引线框架102的电连接包括三个步骤,即,通过相应的第一接合线116从IC片芯112上的导线接合焊盘118到路由基板110的相应的内导线接合焊盘120的第一步骤;通过路由基板110的相应的互连128的方式从内导线接合焊盘120到路由基板110的相应的外导线接合焊盘122的第二步骤;以及通过相应的第二接合线124从该外导线接合焊盘122到引线框架102的相应的引线104的第三步骤。以三个步骤路由这些连接中的每一个能够改善接合线之间的间隔以及消除相邻或附近的接合线彼此干扰的问题,否则这将在使用某些IC片芯类型(诸如,图1中示出的伸长的矩形片芯)或配置时出现这样的问题。
应当理解,在本发明的替代实施例中,仅IC片芯和引线框架之间的某些电连接经由路由基板中的互连128进行,而其它电连接通过单独的接合线在IC片芯和引线框架之间直接形成。
图5是示出了根据本发明的多种实施例的用于组装半导体装置(诸如,半导体装置100)的工艺过程500的一个示例,但是应当理解,存在许多其它变型。
应当理解,尽管在附图中没有明确示出,在实际制造中,半导体装置100的不同实例的二维阵列被装配在具有图1的引线框架结构的不同实例的二维阵列的多装置引线框架上。在组装之后,该多个半导体装置100然后被分开,例如,在涉及锯切或激光的单颗化(singulation)工艺中,以形成半导体装置100的单独的实例。
如图5中所示,该装配工艺开始于步骤501,其中制造或提供预镀的引线框架102的二维阵列到装配装配间(assemly house),引线框架102的每一实例形成有多个引线104。
在步骤502,执行引线框架带载,其中带被附接到引线框架102的阵列的底部。带被用于提供对于路由基板110的支撑。
然后对于该阵列中的引线框架102的每一实例执行随后的步骤503至509:
在步骤503,将路由基板110附接到引线框架带。
在步骤504,将片芯附接层114施加到路由基板110。
在步骤505,例如,利用常规的拾取及放置机构,将单独的IC片芯112置于片芯附接层114上。
在步骤506,将片芯附接层114固化。
在步骤507,第一接合线116从IC片芯112的导线接合焊盘118导线接合到路由基板110的相应的内导线接合焊盘120。
在步骤508,第二接合线124从路由基板110的外导线接合焊盘122导线接合到引线框架102的相应的引线104。
在步骤509,通过应用模制化合物106进行包封。应用模制化合物的一种方式是利用常规的注入-模制机器的模制插入,如本领域中已知的。模制材料通常施加为液体聚合物,其然后被通过在环境气氛或在UV中固化,加热来形成固体。模制材料也可以是这样的固体,其被加热以形成液体用于施加并然后冷却以形成固体模制。随后,使用炉以固化模制材料以完成聚合物的交联。在替代实施例中,可以使用其它包封工艺。
在步骤510,移除带。
在步骤511,于是将封装的引线框架单颗化成单独的封装件,以生成半导体装置100的单独的实例。
在该点,可以利用焊接工艺,经由设置在半导体装置100的底表面上的引线104的暴露部分,将半导体装置100附接到PCB或其它装置。
在图1-4中示出并在上面讨论的实施例中,将具有两个平行的相反的行的片芯焊盘的矩形片芯安装在具有四行引线(即,沿着引线框架的每一边沿一行)的方形引线框架内。可以看到,基板110的使用允许这样的配置,通过该配置,内导线接合焊盘120的布置依赖于IC片芯112的接合焊盘118的布置,并且独立于(不依赖于)引线框架102的引线104的布置。换而言之,由内导线接合焊盘120限定的图案(其可以被限定为例如,伸长的矩形图案或简单地为两个平行线)类同于由IC片芯112的接合焊盘118限定的图案(其可以被限定为例如,伸长的矩形图案或者简单地为两个平行线),并且不同于由引线框架102的引线104限定的图案(其可以被限定为例如,方形图案)。
类似地,外导线接合焊盘122的布置依赖于引线框架102的引线104的布置,并且独立于IC片芯112的接合焊盘118的布置。换而言之,由外导线接合焊盘122限定的图案(其可以被限定为例如,方形图案)类同于由引线框架102的引线104限定的图案(其可以被限定为例如,方形图案),并且不同于由IC片芯112的接合焊盘118限定的图案(其可以被限定为例如,伸长的矩形图案或者简单地为两个平行线)。
应当理解,其它实施例也是可能的,其中内接合焊盘的布置依赖于有源部件上的片芯焊盘的布置,并且独立于引线框架上的引线的布置,而外接合焊盘的布置依赖于引线框架上的引线的布置,并且独立于有源部件上的片芯焊盘的布置。在某些实施例中,由内接合焊盘限定的图案类同于由有源部件上的片芯焊盘限定的图案,并且不同于由引线框架上的引线的布置限定的图案,而由外接合焊盘限定的图案类同于由引线框架上的引线的布置限定的图案,并且不同于由有源部件上的片芯焊盘限定的图案。
在一个实施例中,有源部件上的片芯焊盘被沿着有源部件的相反边沿以两个平行的行布置,引线框架为具有四边的方形引线框架,引线框架的引线以四行布置,每一行沿着引线框架的四边中的一边设置,在由第二接合焊盘形成的方形内,一组接合焊盘被以方形形式布置,而而另一组接合焊盘被以两个平行的行布置。
在某些实施例中,外接合焊盘的集合限定多面体,诸如,方形或矩形,内接合焊盘集合的全部接合焊盘设置在其内,例如,如图4中所示。
在某些实施例中,内接合焊盘集合中接合焊盘之间的平均距离小于外接合焊盘的集合中接合焊盘之间的平均距离,例如,如图4中所示。
内和外接合焊盘集合可以包括类同地间隔开的接合焊盘的子集或子分组。例如,在图4中,内导线接合焊盘120被布置在四个子分组180中,在所述子分组内,每一内导线接合焊盘120被间隔开大致相同的距离,而外导线接合焊盘122被布置在八个子分组190中,在该子分组190内,每一外导线接合焊盘122被间隔开大致相同的距离。
在任何情况下,通过利一种或多种前述的技术,合乎期望地将路由基板110上的接合焊盘间隔开,从而使得避免附近或相邻接合线之间的干扰。
尽管在此本发明的实施例被描述为仅包括设置在引线框架内的单个IC片芯,但是在替代实施例中,在单个引线框架内设置多个IC片芯,其中一个或多个IC片芯之间的电连接中的某些经过路由基板中的互连。
尽管在此本发明的实施例被描述为涉及两个物理接合线段以形成IC片芯和引线框架之间的单个电连接,但是应当理解,在本发明的替代实施例中,可以经由一个或多个路由基板使用两个以上的物理接合线段来形成IC片芯和引线框架之间的单个电连接。
尽管在此本发明的实施例被描述为涉及非预模制的引线框架,但是应当理解,其中使用预模制的引线框架的替代实施例也是可能的。
应当理解,本发明并不限于设置在引线框架内的IC片芯,并且也可以与设置在引线框架内的其它有源部件一起使用。因此,术语“有源部件”应当被理解为包括执行任何适当类型的功能的任何类型的电路。
尽管就四方扁平无引线(QFN)封装描述了本发明,但是在此描述的教导也可以用于制造功率四方扁平无引线(PQFN)封装、双扁平无引线封装(DFN)、以及其它类型的封装,两个或更多个物理接合线分段经由路由基板在IC片芯和引线框架之间形成单个电互连。
尽管在此采用被预镀的引线框架描述本发明的实施例,但是应当理解,在本发明的其它实施例中可以使用其它类型的引线框架。
至此应当理解,已经提供了改善的封装的半导体装置以及形成该改善的封装的半导体装置的方法。并未公开电路细节,这是因为其知识不是完整理解本发明所需的。
尽管在说明书和权利要求中已经利用相对的术语(诸如,“前”、“后”、“顶”、“底”、“之上”、“上方”、“之下”等)描述了本发明,但是这些术语用于描述性的目的,并不必然用于描述永久性的相对位置。应理解,如此使用的术语是在适当情况下可互换的,从而使得在此描述的本发明的实施例例如能够以与在此所示的或以另外的方式描述的不同的取向操作。
除非以另外的方式说明,否则诸如“第一”和“第二”之类的术语被用于任意地在这样的术语描述的要素之间进行区分。因此,这些术语并不必然意图表示这些要素的时间上的或其它优先级。此外,权利要求中引入性的短语诸如“至少一个”和“一个或多个”的使用不应当被认为暗示了:通过“一”(不定冠词“a”或“an”)而对另一权利要求要素的引入,将含这样引入的权利要求要素的任何特定权利要求限制到仅包含一个这样的要素的发明,即使在同一权利要求包括引入性的短语“一个或多个”或“至少一个”以及“一”(不定冠词诸如“a”或“an”)时也是如此。对于定冠词的使用也是如此。
如在此所使用的,术语“安装”,如在“安装在基板上的有源部件”中,或“在基板上安装有源部件”的步骤中的,其覆盖其中有源部件直接安装到基板上而不利用其它中间组件或结构的情况,以及其中有源部件直接安装到一个或多个其它组件和/或结构,所述其它组件和/或结构又直接安装到基板的情况。
尽管此处参考特定实施例描述了本发明,但是也可以进行多种修改和改变而不偏离如下面的权利要求所提出的本发明的范围。因此,本申请文件和附图应被认为是说明性的而不是限制性的意思,并且意图将所有这样的修改包括在本发明的范围内。在此就特定实施例描述的任何益处、优点、或对问题的解决方案意图不应被认为是任何或全部权利要求的关键的、需要的、或实质性的特征或要素。
应当理解,在此提出的示例性方法的步骤并不必然需要以所描述的顺序执行,并且所述方法的步骤的顺序应当被理解为仅是示例性的。同样地,在这些方法中可以包括另外的步骤,并且在根据本发明的不同实施例的方法中,某些步骤可以被省略或组合。
尽管在下面的方法权利要求中的元素(如果有的话)被利用相应的标签以特定的顺序引述,但是除非该权利要求引述以另外的方式暗示了用于实现这些要素的某些或全部的特定顺序,否则并不意图将这些元素限制为以该特定顺序实现。
此处对“一个实施例”或“一实施例”的引述意指结合该实施例说明的特定特征、结构或特性可以被包括在本发明的至少一个实施例中。在说明书中不同位置出现的短语“在一个实施例中”并不必然全部涉及同一实施例,也不是分立或替代实施例必然与其它实施例彼此排斥的。对于术语“实现方式”也是如此。
Claims (20)
1.一种半导体装置,包括:
引线框架,包括多个引线;
路由基板,设置在引线框架内,并且包括第一接合焊盘的集合、第二接合焊盘的集合、以及多个互连,每一个互连提供第一接合焊盘和相应的第二接合焊盘之间的电连接;
有源部件,安装在所述路由基板上,并具有多个片芯焊盘;
在所述有源部件的一个或多个片芯焊盘和相应的所述路由基板的第一接合焊盘之间的电耦接件;以及
在所述引线框架的一个或多个引线和相应的所述路由基板的第二接合焊盘之间的电耦接件。
2.如权利要求1所述的半导体装置,其中:
所述第一接合焊盘的布置依赖于所述有源部件上的片芯焊盘的布置,并且独立于所述引线框架上的引线的布置;以及
所述第二接合焊盘的布置依赖于所述引线框架上的引线的布置,并且独立于所述有源部件上的片芯焊盘的布置。
3.如权利要求2所述的半导体装置,其中:
所述第一接合焊盘的布置依赖于所述有源部件上的片芯焊盘的布置意指,所述第一接合焊盘限定的图案类同于所述有源部件上的片芯焊盘限定的图案;
所述第一接合焊盘的布置独立于所述引线框架上的引线的布置意指,所述第一接合焊盘限定的图案不同于所述引线框架上的引线的布置限定的图案;
所述第二接合焊盘的布置依赖于所述引线框架上的引线的布置意指,所述第二接合焊盘限定的图案类同于所述引线框架上的引线的布置限定的图案;并且
所述第二接合焊盘的布置独立于所述有源部件上的片芯焊盘的布置意指,所述第二接合焊盘限定的图案不同于所述有源部件上的片芯焊盘限定的图案。
4.如权利要求1所述的半导体装置,其中:
所述有源部件上的片芯焊盘以沿着所述有源部件的相反边沿的两个平行的行布置;
所述引线框架是具有四个边的方形引线框架,所述引线框架的引线以四行布置,每一行沿着所述引线框架的四个边中的一个边设置;
所述第二接合焊盘以方形形式布置;并且
所述第一接合焊盘被以两个平行的行布置在由所述第二接合焊盘形成的方形内。
5.如权利要求1所述的半导体装置,其中:
所述第一接合焊盘的集合是内接合焊盘的集合;并且
所述第二接合焊盘的集合是外接合焊盘的集合。
6.如权利要求5所述的半导体装置,其中:
所述第二接合焊盘的集合限定多面体,所述第一接合焊盘的集合中的所有接合焊盘设置在该多面体内。
7.如权利要求1所述的半导体装置,其中:
所述第一接合焊盘的集合中的接合焊盘之间的平均距离小于所述第二接合焊盘的集合中的接合焊盘之间的平均距离。
8.如权利要求1所述的半导体装置,其中:
所述第一接合焊盘的集合包括类同地间隔开的第一接合焊盘的两个或更多个子集;并且
所述第二接合焊盘的集合包括类同地间隔开的第二接合焊盘的两个或更多个子集。
9.如权利要求1所述的半导体装置,其中:
所述路由基板上的接合焊盘被间隔开以便避免附近或相邻的电耦接件之间的干扰。
10.如权利要求1所述的半导体装置,其中所述引线框架是四方扁平无引线QFN引线框架。
11.如权利要求1所述的半导体装置,其中所述路由基板具有形成在其一部分内的暴露的片芯垫盘。
12.如权利要求11所述的半导体装置,其中所述暴露的片芯焊盘中心地形成在所述路由基板内。
13.如权利要求1所述的半导体装置,其中所述有源部件是集成电路片芯。
14.一种用于组装半导体装置的方法,所述方法包括:
(a)在路由基板上安装有源部件,所述有源部件具有多个片芯焊盘,其中所述路由基板包括第一接合焊盘的集合、第二接合焊盘的集合以及多个互连,每一互连提供第一接合焊盘和相应的第二接合焊盘之间的电连接;
(b)将所述有源部件和路由基板设置在包括多个引线的引线框架内;
(c)将所述有源部件的一个或多个片芯焊盘电耦接到相应的所述路由基板的第一接合焊盘;以及
(d)将所述引线框架的一个或多个引线电耦接到相应的所述路由基板的第二接合焊盘。
15.如权利要求14所述的方法,其中:
所述第一接合焊盘的布置依赖于所述有源部件上的片芯焊盘的布置,并且独立于所述引线框架上的引线的布置;并且
所述第二接合焊盘的布置依赖于所述引线框架上的引线的布置,并且独立于所述有源部件上的片芯焊盘的布置。
16.如权利要求15所述的方法,其中:
所述第一接合焊盘的布置依赖于所述有源部件上的片芯焊盘的布置意指,所述第一接合焊盘限定的图案类同于所述有源部件上的片芯焊盘限定的图案;
所述第一接合焊盘的布置独立于所述引线框架上的引线的布置意指,所述第一接合焊盘限定的图案不同于所述引线框架上的引线的布置限定的图案;
所述第二接合焊盘的布置依赖于所述引线框架上的引线的布置意指,所述第二接合焊盘限定的图案类同于所述引线框架上的引线的布置限定的图案;并且
所述第二接合焊盘的布置独立于所述有源部件上的片芯焊盘的布置意指,所述第二接合焊盘限定的图案不同于所述有源部件上的片芯焊盘限定的图案。
17.如权利要求14所述的方法,其中:
所述第一接合焊盘的集合是内接合焊盘的集合;
所述第二接合焊盘的集合是外接合焊盘的集合;以及
所述第二接合焊盘的集合限定多面体,所述第一接合焊盘的集合中的所有接合焊盘设置在该多面体内。
18.如权利要求14所述的方法,其中:
所述第一接合焊盘的集合中的接合焊盘之间的平均距离小于所述第二接合焊盘的集合中的接合焊盘之间的平均距离。
19.如权利要求14所述的方法,其中:
所述第一接合焊盘的集合包括类同地间隔开的第一接合焊盘的两个或更多个子集;并且
所述第二接合焊盘的集合包括类同地间隔开的第二接合焊盘的两个或更多个子集。
20.如权利要求14所述的方法,其中所述路由基板上的接合焊盘被间隔开以避免附近或相邻的电耦接件之间的干扰。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310551693.9A CN104637911B (zh) | 2013-11-08 | 2013-11-08 | 具有路由基板的基于引线框架的半导体装置 |
US14/462,565 US8980690B1 (en) | 2013-11-08 | 2014-08-19 | Lead frame based semiconductor device with routing substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310551693.9A CN104637911B (zh) | 2013-11-08 | 2013-11-08 | 具有路由基板的基于引线框架的半导体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104637911A true CN104637911A (zh) | 2015-05-20 |
CN104637911B CN104637911B (zh) | 2019-07-05 |
Family
ID=52632212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310551693.9A Active CN104637911B (zh) | 2013-11-08 | 2013-11-08 | 具有路由基板的基于引线框架的半导体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8980690B1 (zh) |
CN (1) | CN104637911B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040150084A1 (en) * | 2003-01-29 | 2004-08-05 | Sharp Kabushiki Kaisha | Semiconductor device |
US20050127526A1 (en) * | 2003-11-19 | 2005-06-16 | Oki Electric Industry Co., Ltd. | Semi conductor device |
US20050181539A1 (en) * | 2000-03-17 | 2005-08-18 | Mitsuya Ohie | Semiconductor device and method of manufacturing same |
US20080054432A1 (en) * | 2006-09-01 | 2008-03-06 | Corisis David J | High density stacked die assemblies, structures incorporated therein and methods of fabricating the assemblies |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5283717A (en) | 1992-12-04 | 1994-02-01 | Sgs-Thomson Microelectronics, Inc. | Circuit assembly having interposer lead frame |
US5789816A (en) | 1996-10-04 | 1998-08-04 | United Microelectronics Corporation | Multiple-chip integrated circuit package including a dummy chip |
US6159765A (en) | 1998-03-06 | 2000-12-12 | Microchip Technology, Incorporated | Integrated circuit package having interchip bonding and method therefor |
JP3886793B2 (ja) | 2001-12-03 | 2007-02-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US7825526B2 (en) | 2005-09-30 | 2010-11-02 | Nxp B.V. | Fine-pitch routing in a lead frame based system-in-package (SIP) device |
DE112006004098B4 (de) | 2006-11-06 | 2013-01-31 | Infineon Technologies Ag | Halbleiter-Baugruppe mit einer Lead-Frame-Anordnung mit mindestens zwei Halbleiterchips und Verfahren zu deren Herstellung |
JP2010518620A (ja) | 2007-02-12 | 2010-05-27 | アギア システムズ インコーポレーテッド | 改良型パドルを有するクワッド・フラット・ノーリード(qfn)集積回路(ic)パッケージおよびこのパッケージを設計する方法 |
US7911053B2 (en) | 2007-04-19 | 2011-03-22 | Marvell World Trade Ltd. | Semiconductor packaging with internal wiring bus |
JP5103245B2 (ja) * | 2008-03-31 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8653377B2 (en) | 2011-04-05 | 2014-02-18 | Raytheon Company | Microelectronic assemblies |
EP2680305A3 (en) * | 2012-06-29 | 2014-02-26 | Samsung Electro-Mechanics Co., Ltd | Semiconductor package |
-
2013
- 2013-11-08 CN CN201310551693.9A patent/CN104637911B/zh active Active
-
2014
- 2014-08-19 US US14/462,565 patent/US8980690B1/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050181539A1 (en) * | 2000-03-17 | 2005-08-18 | Mitsuya Ohie | Semiconductor device and method of manufacturing same |
US20040150084A1 (en) * | 2003-01-29 | 2004-08-05 | Sharp Kabushiki Kaisha | Semiconductor device |
US20050127526A1 (en) * | 2003-11-19 | 2005-06-16 | Oki Electric Industry Co., Ltd. | Semi conductor device |
US20080054432A1 (en) * | 2006-09-01 | 2008-03-06 | Corisis David J | High density stacked die assemblies, structures incorporated therein and methods of fabricating the assemblies |
Also Published As
Publication number | Publication date |
---|---|
CN104637911B (zh) | 2019-07-05 |
US8980690B1 (en) | 2015-03-17 |
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Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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