CN104576647B - 集成电路及其制造方法与操作方法 - Google Patents

Abstract

本发明公开了一种集成电路及其制造方法与操作方法。集成电路包括一叉状构造与一第一导电结构。叉状构造包括一柄部分与从柄部分延伸的分支部分。叉状构造包括一叠层结构与一介电层。介电层介于第一导电结构与柄部分的叠层结构之间。

Description

集成电路及其制造方法与操作方法

技术领域

本发明是有关于一种集成电路及其制造方法与操作方法，且特别是有关于一种存储器及其制造方法与操作方法。

背景技术

存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，系需要制造高元件密度的存储装置。

由于装置临界尺寸已经降低到技术的极限，因此设计者们开发一种提高存储装置密度的方法是使用三维叠层存储装置，藉以达成更高的存储容量，同时降低每一比特的成本。然而，此种存储装置复杂的结构也使得制造方法变得复杂。此外，操作性被受到设计的限制。

发明内容

本发明是有关于一种集成电路及其制造方法与操作方法，集成电路制造方法简单且操作效率高。

根据一实施例，提出一种集成电路，其包括一叉状构造与一第一导电结构。叉状构造包括一柄部分与从柄部分延伸的分支部分。叉状构造包括一叠层结构与一介电层。介电层介于第一导电结构与柄部分的叠层结构之间。

根据另一实施例，提出一种集成电路的制造方法，包括以下步骤。于一衬底上形成一叉状构造。叉状构造包括一柄部分与从柄部分延伸的分支部分。叉状构造包括一叠层结构与一介电层形成于叠层结构上。于介电层上形成一第一导电结构。介电层介于第一导电结构与柄部分的叠层结构之间。

根据又另一实施例，提出一种集成电路的操作方法。集成电路包括一位线与一第一导电结构。位线具有一叉形状，包括一柄部分与从柄部分延伸的分支部分。第一导电结构配置在位线的柄部分上，并用作一串行选择线。集成电路的操作方法包括以下步骤。提供一第一电压至第一导电结构，以控制位线的柄部分与分支部分为选择状态或未选择状态。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1为根据一实施例的集成电路的示意图。

图2为根据一实施例的集成电路的上视图。

图3A至图3C绘示根据一实施例的集成电路的制造方法。

图4为根据一实施例的集成电路的上视图。

图5为根据一实施例的集成电路的上视图。

图6为根据一实施例的集成电路的上视图。

图7为根据一实施例的集成电路的上视图。

图8为根据一实施例的集成电路的上视图。

【符号说明】

102：叉状构造

104、104A、104D：第一导电结构

106：叠层结构

108：介电层

110：衬底

112：导电条纹

114：介电条纹

116：柄部分

118：分支部分

120：第一导电部分

122：第二导电部分

124：上表面

126：上表面

128、128A、128B、128C：第二导电结构

130：上表面

132：字线

134：接地选择线

136：源极垫

138：阶梯部分

140：第一电压

142A、142B：第二电压

144、144C：第一导电部分

146、146C：第二导电部分

148、148C：上表面

150、150C：上表面

152：部分

154：部分

156A、156B：第一层金属导线

158A、158B、158C、158D、158E、158F、158G、158H、158I、158J、158K、158L：第二层金属导线

160：第一导电插塞

162：第二导电插塞

具体实施方式

请参照图1，其为根据一实施例的集成电路的示意图。集成电路包括一叉状构造102与一第一导电结构104。

叉状构造102包括一叠层结构106与一介电层108。不同页(例如往Z方向延伸)的叠层结构106是互相分开地配置在衬底110上。叠层结构106各由多个交错叠层且为直条状的导电条纹112与介电条纹114构成。导电条纹112并不限于如图所示的4层，也可为其他合适的层数，例如8层。介电层108配置在叠层结构106上。叉状构造102包括一柄部分116与从柄部分116延伸的多个分支部分118。从单一个柄部分116延伸出的分支部分118并不限于如图所示的两个，而可为其他更多的数目。

第一导电结构104配置在介电层108的柄部分116上，并通过介电层108分开自叠层结构106的导电条纹112。此实施例中，第一导电结构104包括邻近的一第一导电部分120与一第二导电部分122，分别远离与靠近叉状构造102的分支部分118。第一导电部分120的一上表面124是高于叉状构造102。第二导电部分122的一上表面126是齐平叉状构造102(例如介电层108或介电条纹114)的一上表面。

集成电路可更包括多个第二导电结构128，分别配置在介电层108其互相分开的分支部分118的外侧壁上，并通过介电层108分开自叉状构造102的导电条纹112。此实施例中，第二导电结构128的一上表面130是齐平叉状构造102(例如介电层108或介电条纹114)的上表面。

一实施例中，集成电路系为一三维存储器叠层，例如三维垂直栅NAND闪存(3Dvertical gate NAND flash)，可更包括多个导电层，其包括字线(WL)132与接地选择线(GSL)134，相互分开且平行地配置在叉状构造102的分支部分118上，其延伸方向(例如X方向)可垂直于分支部分118的延伸方向(例如Z方向)；也可包括从导电条纹112的分支部分118延伸出的源极垫(source pad)136。不同层的源极垫可分别通过导电插塞电性连接至一共同源极线(common source line；CSL)。叠层结构106的导电条纹112用作位线。第一导电结构104与第二导电结构128用作串行选择线(SSL)。导电条纹112包括从柄部分116延伸出的阶梯部分138，其可与另一叉状构造(未绘示)的导电条纹共享。

叠层结构106的介电条纹114类似于导电条纹112，为直条状连续延伸的结构，而为了清楚表示实施例的集成电路的结构，图1并未绘示出介电条纹114介于第一导电结构104、第二导电结构128、字线132、接地选择线134与源极垫136之间的部分。

集成电路的操作方法包括提供一第一电压140至第一导电结构104，以控制导电条纹(位线)112的柄部分116与分支部分118为选择(开启)状态或未选择(关闭)状态。此外，分别提供第二电压142A、142B至第二导电结构128，以控制邻近的导电条纹112的分支部分118为选择状态或未选择状态。页面选择方式简单，且阵列的操作效率高。

一实施例中，第一导电结构104为常关闭状态(normally OFF)，而第二导电结构128的一般状态被设计为常开启状态(normally ON)(例如第一电压140为关闭电压，第二电压142A、142B为开启电压或浮接(floating))，藉此使整个叉状的导电条纹(位线)112呈开启状态。一操作步骤中，在提供第一电压140以开启的过程中，可通过第二电压142A、142B来进一步控制邻接第二导电结构128的导电条纹112的分支部分118为未选择(关闭)的状态。另一操作步骤中，可透过第一导电结构104来控制对应的叉状导电条纹112整个为未选择的状态。页面选择方式简单，且阵列的操作效率高。

请参照图2，其为根据一实施例的集成电路的上视图，其具有8个叉状构造102。包括第一导电部分120与第二导电部分122的第一导电结构104被分别配置在不同的叉状构造102的柄部分116上。单一个第二导电结构128是邻接在两个不同叉状构造102的分支部分118之间。一实施例中，举例来说，第一导电结构104为常关闭状态(normally OFF)，而第二导电结构128的一般状态被设计为常开启状态(normally ON)。并且，在一操作步骤中，在提供开启的第一电压140的过程中，是任意控制邻接第二导电结构128的导电条纹112的分支部分118为选择或未选择的状态。举例来说，可透过左边第三个第二导电结构128，来控制左边第四个与第五个导电条纹112的分支部分118为未选择的状态，而其于远离左边第三个第二导电结构128的导电条纹112的分支部分118则维持开启状态。另一实施例中，可透过任一个第一导电结构104来控制对应的叉状导电条纹112整个为未选择的状态。页面选择方式简单，且阵列的操作效率高。

图3A至图3C绘示根据一实施例的集成电路的制造方法。

请参照图3A，于衬底110上形成叠层结构106。叉状的叠层结构106包括柄部分116与从柄部分116延伸的多个分支部分118。叠层结构106的形成方法包括于衬底110上交错叠层导电薄膜与介电薄膜(未显示)，然后利用黄光光刻工艺图案化导电薄膜与介电薄膜，以形成叉状的导电条纹112与介电条纹114。然后，形成介电层108于叠层结构106上。叠层结构106与介电层108构成叉状构造102。导电条纹112可包括金属、(例如掺杂的)多晶硅、金属硅化物、或其他合适的导电材料。介电条纹114与介电层108可包括氧化硅、氮化硅、氮氧化硅、或其他合适的材料。介电层108并不限于ONO三层结构，也可为单一层或其他合适的结构。实施例中，源极垫136与阶梯部分138是与叠层结构106同时形成。

请参照图3B，于介电层108上形成第一导电结构104A、第二导电结构128A与导电层。导电层相互平行地配置在叉状构造102的分支部分118上。导电层包括字线132、接地选择线134。第一导电结构104、第二导电结构128与导电层的形成方法可包括于叉状构造102上形成导电材料(未显示)，于导电材料上形成图案化光刻胶(未显示)，移除导电材料未被图案化光刻胶遮蔽的部分，然后移除图案化光刻胶。

请参照图3C，移除部分的第一导电结构104A(图3B)，以形成第一导电部分120与第二导电部分122。此外，移除部分的第二导电结构128A(图3B)，以形成第二导电结构128。第一导电结构104与第二导电结构128的形成方法可包括于图3B所示的结构上形成图案化光刻胶(未显示)，移除第一导电结构104A与第二导电结构128A未被图案化光刻胶遮蔽的部分，然后移除图案化光刻胶。

图4绘示根据一实施例的集成电路的上视图，其与图2的差异说明如下。第二导电结构128B包括邻接的一第一导电部分144与一第二导电部分146，分别远离与邻近叉状构造102的柄部分116。第一导电部分144延伸至叉状构造102的上表面上，且其上表面148是高于叉状构造102的上表面。第二导电部分146的上表面150齐平于叉状构造102的上表面。一实施例中，此结构是来自图2的预期结构的工艺偏移所造成，但仍保有装置预期的操作效能。因此，换句话说，实施例的结构与方法能承受工艺偏移，并维持产品良率。第一导电结构104的第二导电部分122与第二导电结构128B的第二导电部分146可以相同的黄光光刻工艺同时形成。

图5绘示根据一实施例的集成电路的上视图，其与图2的差异说明如下。第二导电结构128C是延伸在单一个分支部分118的内侧壁与外侧壁上，其中外侧壁上的部分152是宽于内侧壁上的部分154。该结构可透过外侧壁上的部分152增加栅极控制区域。第二导电结构128C包括邻接的第一导电部分144C与第二导电部分146C，分别远离与邻近叉状构造102的柄部分116。第一导电部分144C延伸至叉状构造102的上表面上，且其上表面150C是高于叉状构造的上表面。第二导电部分146C的上表面150C齐平于叉状构造102的上表面。第一导电结构104的第二导电部分122与第二导电结构128C的第二导电部分146C可以相同的黄光光刻工艺同时形成。

图6绘示根据一实施例的集成电路的上视图，其与图2的差异说明如下。第一导电结构104D只有高过叉状构造102的第一导电部分120，而省略了第二导电部分122(图2)。

图7为根据一实施例的集成电路的上视图，其中为求简洁，并未绘示出图2所示的字线132与接地选择线134。两组阵列各具有4个叉状构造102，并共享位于上方的第二层金属导线(M2)158A至158F。第一导电结构104与第二导电结构128C是通过第一导电插塞160分别电性连接至上方的第一层金属导线156A与156B，再透过上分的第二导电插塞162电性连接至更上方的第二层金属导线158A至158F。此例中，第一导电结构104是交替地电性连接至第二层金属导线158A与158B。各组阵列的第二导电结构128C系逐一电性连接至第二层金属导线158C至158F。

图8为根据一实施例的集成电路的上视图，其与图7的差异说明如下。第二导电结构128C系交替地电性连接至第二层金属导线158G与158H。各组阵列的第一导电结构104被逐一电性连接至第二层金属导线158I至158L。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种集成电路，系为一三维存储器叠层，包括：

一叉状构造，包括一柄部分与从该柄部分延伸的多个分支部分，该叉状构造包括一叠层结构与一介电层；以及

一第一导电结构，该介电层介于该第一导电结构与该柄部分的该叠层结构之间。

2.根据权利要求1所述的集成电路，更包括一第二导电结构，其中该介电层介于该第二导电结构与这些分支部分的该叠层结构之间。

3.根据权利要求1所述的集成电路，包括多个该叉状构造与一第二导电结构，其中单一个该第二导电结构是配置在不同个这些叉状构造的这些分支部分之间。

4.根据权利要求1所述的集成电路，更包括多个导电层与多个源极垫，其中这些导电层相互平行配置在该叉状构造的这些分支部分上，这些导电层包括一字线(WL)及/或一接地选择线(GSL)，这些源极垫从该叉状构造的这些分支部分延伸出，并电性连接至一共同源极线。

5.根据权利要求4所述的集成电路，更包括一第二导电结构，配置在这些分支部分上，其中该第一导电结构与该第二导电结构用作串行选择线(SSL)，该第二导电结构介于该第一导电结构与该字线之间，该接地选择线介于这些源极垫与该字线之间。

6.根据权利要求1所述的集成电路，其中该叠层结构是由交错叠层的多个导电条纹与介电条纹构成。

7.一种集成电路的制造方法，包括：

于一衬底上形成一叉状构造，包括一柄部分与从该柄部分延伸的多个分支部分，该叉状构造包括一叠层结构与一介电层形成于该叠层结构上；以及

于该介电层上形成一第一导电结构，其中该介电层介于该第一导电结构与该柄部分的该叠层结构之间，该集成电路系为一三维存储器叠层。

8.根据权利要求7所述的集成电路的制造方法，更包括形成多个第二导电结构，分别位于不同的这些分支部分上。

9.一种集成电路的操作方法，其中该集成电路包括：

一位线，具有一叉形状，包括一柄部分与从该柄部分延伸的多个分支部分；以及

一第一导电结构，配置在该位线的该柄部分上，并用作一串行选择线，其中该集成电路的操作方法包括：

提供一第一电压至该第一导电结构，以控制该位线的该柄部分与这些分支部分为选择状态或未选择状态。

10.根据权利要求9所述的集成电路的操作方法，其中该集成电路更包括一第二导电结构，配置在该位线的这些分支部分其中至少一个上，并用作一串行选择线，

该集成电路的操作方法包括提供一第二电压至该第二导电结构，以控制该位线邻近该第二导电结构的该至少一个分支部分为选择状态或未选择状态。