CN104576545B - 电路模块及其制造方法 - Google Patents

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Abstract

本发明提供一种电路模块及其制造方法。该电路模块的特征在于，包括：配线基板，其具有在一个方向上较长的形状；半导体芯片，其被安装于配线基板上；模制材料，其对半导体芯片进行模制，并且，沿着配线基板的长边方向且与短边方向交叉的模制材料的端面是通过沿着配线基板的一部分区域的端面进行切割而形成的。

Description

电路模块及其制造方法
技术领域
本发明涉及一种包含被安装于配线基板上并通过模制材料而被模制的至少一个半导体芯片的电路模块、以及这种电路模块的制造方法等。
背景技术
在小型的电路模块中，通过引线接合或倒装式接合而在配线基板上安装未被封入到封装件中的半导体芯片(裸芯片)，并且为了保护半导体芯片等，从而实施利用模制材料来对配线基板上的半导体芯片进行模制的方法。
例如，在连续地排列配置有多个配线基板的母基板(主板)上安装多个半导体芯片，并且在利用模制材料而对这些半导体芯片进行模制之后，通过使用了金属模的冲压(模切)来对母基板进行切断，从而使多个配线基板分离。此时，由于在配线基板的宽度较窄的情况下，模制材料从配线基板的宽度方向的两侧伸出，因此在冲压时金属模将会切断模制材料。
但是，由于模制材料较脆，因此当在模制材料的切断面上产生龟裂时，将会产生模制缺陷从而降低电路模块的成品率。或者，当在配线基板的端面上附着模制材料的残渣时，将会产生需要用于去除模制材料的残渣的追加工序等的问题。
尤其是，根据传递模制法，由于被安装于多个配线基板上的多个半导体芯片通过模制材料而被总体连续地模制，因此当通过使用了金属模的冲压来对模制材料以及母基板进行切断时，容易在模制材料上产生龟裂。另外，即使采用划线方式来对模制材料以及母基板进行切断，也容易在模制材料上产生龟裂。从这种理由来看，沿着配线基板的端面来去除模制材料是比较困难的。
作为相关的技术，在专利文献1中公开了一种能够实现具备特定的功能的半导体装置的高集成化以及小型化，并且能够实现部件安装所涉及的制造工序的简化和效率化的半导体装置内置基板模块的制造方法。在该制造方法中，通过将以连续多个的方式而设定有被适用于基板装置部中的芯基板的区域(基板模块形成区域)的芯基板，针对每个基板模块形成区域而沿着切割道而进行切断而单体化，从而能够获得多个半导体装置内置基板模块。
根据专利文献1，通过沿着切割道而对设定有多个基板模块形成区域的芯基板进行切断，从而能够获得多个基板模块。但是，在专利文献1中，并未公开对安装有通过模制材料而被模制的多个半导体装置的芯基板进行切断的内容。另外，当通过切割来对芯基板的一端到另一端进行切断时，将会大量地产生芯基板和绝缘层的残渣，从而会产生污染的问题。
专利文献1：日本特开2013-105992号公报(段落0006、0048、0065、图12)
发明内容
因此，鉴于上述这一点，本发明的一个目的在于，能够在包括被安装于配线基板上并通过模制材料而被模制的半导体芯片的电路模块中，减少在模制材料上所产生的龟裂。
为了解决以上的课题，本发明的一个观点所涉及的电路模块的特征在于，具备：配线基板，其具有在一个方向上较长的形状；半导体芯片，其被安装于配线基板上；模制材料，其对半导体芯片进行模制，并且，沿着配线基板的长边方向且与短边方向交叉的模制材料的端面是通过沿着配线基板的一部分区域的端面进行切割而形成的。
根据本发明的一个观点所涉及的电路模块，由于沿着配线基板的长边方向且与短边方向交叉的模制材料的端面是通过沿着配线基板的一部分区域的端面进行切割而形成的，因此能够在不使模制材料上产生龟裂的条件下，沿着配线基板的端面而去除模制材料。另外，在通过切割来对模制材料进行切断时，不将配线基板的一部分区域以外的区域切断，从而能够减少由基板材料的残渣所造成的污染。
例如，沿着配线基板的长边方向且与短边方向交叉的模制材料的端面也可以与配线基板的一部分区域的端面一起在模制材料固化之后通过切割而形成。在此情况下，沿着配线基板的长边方向且与短边方向交叉的模制材料的切断面被形成于与配线基板的一部分区域的切断面处于同一平面的位置处，从而模制材料的形状准确且切断面变得细密。
在此，例如在通过用金属模来冲压母基板从而形成配线基板的其他区域的端面的情况下，配线基板的一部分区域的端面与配线基板的其他区域的端面通过不同的方法而形成。在这种情况下，能够根据配线基板的区域来采用适当的切断方法。
另外，优选为，配线基板的一部分区域的端面与配线基板的长边方向上的其他区域的端面相比，在配线基板的宽度方向上突出。由此，能够在不对配线基板的长边方向上的其他区域造成影响的条件下，对模制材料进行切断。
而且，优选为，在与配线基板的长边方向大致正交的方向上，模制材料未被切断。在这种情况下，能够将模制材料的切断方向限定于一个方向，并简化电路模块的制造工序。
另外，优选为，配线基板的宽度小于配线基板的长边方向上的模制材料的长度。在这种情况下，能够实现在配线基板的宽度方向上具有较小尺寸的电路模块。
在以上方式中，半导体芯片也可以包括未被封入到封装件中的半导体芯片，并通过引线接合而被安装于所述配线基板上。通过使用未被封入到封装件中的半导体芯片，能够使配线基板小型化。
另外，本发明的一个观点所涉及的电路模块的制造方法具备：准备包括多个配线基板以及框架的母基板的工序(a)，其中，多个所述配线基板各自具有在第一方向上较长的形状，并在与第一方向正交的第二方向上经由连接部而连续，所述框架至少对多个配线基板的第二方向上的两端的连接部进行支承；在多个配线基板上各自安装半导体芯片的工序(b)；利用在第二方向上连续的模制材料来对被安装于多个配线基板上的多个半导体芯片进行模制，并对模制材料进行加热而使其固化的工序(c)；在模制材料固化之后，将多个配线基板的连接部与该连接部上的模制材料一起通过切割而进行切断的工序(d)。
根据本发明的一个观点所涉及的电路模块的制造方法，通过使配线基板的连接部与该连接部上的模制材料一起通过切割而进行切断，从而能够在不使模制材料上产生龟裂的条件下沿着配线基板的端面而去除模制材料。
在此，工序(d)也可以包括，在多个配线基板的连接部以外的区域中不切断母基板，而将多个配线基板的连接部与该连接部上的模制材料一起通过切割而切断的工序。在这种情况下，由于在连接部以外的区域中母基板未通过切割而被切断，因此能够减少由基板材料的残渣所造成的污染。
另外，在母基板的框架对多个配线基板的第二方向上的两端的连接部进行支承，并且对各个配线基板的第一方向上的两端部进行支承的情况下，电路模块的制造方法在工序(d)之后还可以具备，对各个配线基板的第一方向上的两端部进行切断，并使各个配线基板从母基板的框架上分离的工序(e)。在这种情况下，能够在对于通过母基板的框架而被支承的多个配线基板的电器特性的检查等的处理结束之后，使各个配线基板分离。
附图说明
图1为表示模制工序中的工件的概要图。
图2为表示切割工序中的工件的概要图。
图3为表示本发明的一个实施方式所涉及的电路模块的外观的示例的俯视图。
图4为表示本发明的第一实施方式所涉及的电路模块的制造方法的图。
图5为表示本发明的第二实施方式所涉及的电路模块的制造方法的图。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。此外，在相同的结构元件上标注相同的参照符号，并省略对其重复说明。
图1为表示用于制造本发明的一个实施方式所涉及的电路模块的模制工序中的工件的概要图。图1(A)为工件的俯视图，图1(B)为工件的侧视图。该工件包括：母基板(主板)10、至少被配置为一列的多个半导体芯片20和对这些半导体芯片20进行模制的模制材料30。
母基板10包括，至少被配置为一列的多个配线基板11、和对这些配线基板11进行支承的框架12。母基板10例如通过用金属模对玻璃环氧基板进行冲压而被制造出。为了一次制造出多个电路模块，从而采用了包括多个配线基板11的母基板10。作为一个示例，在图1(A)中，图示了多个配线基板11被配置成多行以及多列的母基板10。在此，“行”是指图中的X轴方向上的多个配线基板11的排列，“列”是指图中的Y轴方向上的多个配线基板11的排列。
如图1(A)所示，各个配线基板11具有在第一方向(图中的X轴方向)上较长的形状。另外，被配置于各个列上的多个配线基板11在与作为配线基板11的长边方向的第一方向正交的第二方向(配线基板11的宽度方向：图中的Y轴方向)上经由连接部11a而连续。
母基板10的框架12至少对被配置于各列上的多个配线基板11的Y轴方向上的两端的连接部11a进行支承。而且，如图1(A)所示，母基板10的框架12也可以对各个配线基板11的X轴方向上的两端部进行支承。
在各个配线基板11上至少安装有一个半导体芯片20。半导体芯片20也可以为未被封入到封装件中的半导体芯片(裸芯片)。通过使用裸芯片，从而能够使配线基板11小型化。裸芯片通过引线接合或倒装式接合而被安装于配线基板11上。
由于配线基板11的宽度较窄，因此将各个半导体芯片20独立地模制是比较困难的。因此，模制材料30以对在Y轴方向上被配置为一列的多个配线基板11上被安装的多个半导体芯片20进行模制的方式而在Y轴方向上连续。模制材料30通过传递模制法或网版印刷法等而被形成。作为模制材料30，例如采用热固化性树脂(Thermosetting resin)、尤其是热固化性的环氧系树脂比较合适。
在图1(A)中图示了传递模制法中所使用的罐41以及流道42。罐41为收纳对热固化性树脂的粉末进行压紧的树脂片的容器。热固化性树脂在进行加热时会暂时熔化，并且以此种状态继续进行加热时就会化学反应会进展而发生固化。流道42为已熔化的热固化性树脂的狭窄通道。
在传递模制法中，通过在安装有多个半导体芯片20的母基板10上固定金属模，并将在罐41内被加热而暂时熔化的热固化性树脂从流道42注入至金属模中，从而使热固化性树脂在被加热了的金属模中发生固化。在金属模冷却之后将金属模从配线基板11上拆下。
通过以这种方式来实施模制密封，从而能够保护半导体芯片20和引线接合的金(Au)线免受来自外部的应力、湿气和污染物质的影响。但是，在配线基板11的宽度较窄的情况下，模制材料30将向配线基板11的宽度方向的两侧伸出。因此，需要去除伸出的模制材料30，以使电路模块的宽度收敛于预定的范围内。
图2为表示用于制造本发明的一个实施方式所涉及的电路模块的切割工序中的工件的概要图。图2(A)为工件的俯视图，图2(B)为沿图2(A)的B-B＇线的工件的侧面剖视图。在图2(A)中，箭头标记表示切割刀的通过轨迹。
如图2(A)所示，切割刀在母基板10的不存在框架12的位置处被插入至低于母基板10的底面的高度为止，并在与X轴方向大致平行的方向上进行移动而切断配线基板11的连接部11a以及模制材料30之后，在到达母基板10的框架12之前被提起。因此，在配线基板11中的连接部11a以外的区域中母基板10不被切断。
如图2(B)所示，切割刀50从与X轴方向上的配线基板11的端面11b相比靠外侧(图中左侧)处通过，并将配线基板11的连接部11a与连接部11a上的模制材料30一起切断。其结果为，如图2(A)所示，与X轴方向大致平行的方向上的模制材料30的端面通过沿着配线基板11的一部分区域(连接部11a被切断之后所剩余的凸型区域)的端面11c进行切割而形成。
另一方面，若在模制材料30固化之后用金属模对模制材料30进行冲压，则由于模制材料30较脆，因此存在模制材料30的切断面变粗糙，并且在模制材料30的切断面上产生龟裂的可能性。另外，当利用切割刀50来切断母基板10的整体时，将会大量地产生基板材料的残渣，从而产生污染问题。
根据本实施方式，由于与X轴方向大致平行的方向上的模制材料30的端面是通过沿着配线基板11的一部分区域的端面11c进行切割而形成的，因此能够在不使模制材料30上产生龟裂的条件下沿着配线基板11的端面而去除模制材料30。另外，在通过切割来对模制材料30进行切断时，能够不对配线基板11的一部分区域以外进行切断，从而减少由基板材料的残渣而导致的污染。
但是，若在模制材料30的固化之前实施切割，则模制材料30的形状将会发生变形。因此优选为，与X轴方向大致平行的方向上的模制材料30的端面与配线基板11的一部分区域的端面11c一起在模制材料30的固化之后通过切割而形成。
在这种情况下，与X轴方向大致平行的方向上的模制材料30的切断面被形成于与配线基板11的一部分区域的切断面处于相同平面上的位置处，并且模制材料30的形状准确且切断面变得细密。因此，能够通过对模制材料30的形状进行观察、或者对模制材料30的切断面上的表面粗糙度进行测定，来判断模制材料30的端面是否是在模制材料30的固化之后通过切割而形成的。
在此，在通过用金属模对母基板10进行冲压来形成配线基板11的其他区域的端面的情况下，配线基板11的一部分区域的端面11c和配线基板11的其他区域的端面11b通过不同的方法而形成。此外，“不同的方法”是指，用于切断基板的方法和条件不同。在这种情况下，能够根据配线基板11的区域而采用适当的切断方法。
另外，优选为，配线基板11的一部分区域的端面11c与配线基板11的长边方向上的其他区域的端面11b相比，向配线基板11的宽度方向伸出。由此，能够在不对配线基板11的长边方向上的其他区域造成影响的条件下，切断模制材料30。
以这种方式，所有的配线基板11的连接部11a与模制材料30同时被切断。另外，在将半导体芯片20(图1)以外的电子部件安装在配线基板11上的情况下，这些电子部件被安装在被母基板10所支承的多个配线基板11的第一或第二主面上。而且，实施被形成于多个配线基板11上的电路的电气特性的检查。之后，通过将各个配线基板11的X轴方向上的两端部切断，从而使多个配线基板11从母基板10的框架12上分离，并完成各个电路模块。
图3为表示本发明的一个实施方式所涉及的电路模块的外观的示例的俯视图。该电路模块包括：具有在一个方向上较长的形状的配线基板11、被安装于配线基板11上的至少一个半导体芯片20(图1)和至少对一个半导体芯片20进行模制的模制材料30。该电路模块的特征在于，与配线基板11的长边方向大致平行的方向上的模制材料30的端面30a通过沿着配线基板11的一部分区域的端面11进行切割而形成。模制材料30的端面30a沿着配线基板11的长边方向且与短边方向交叉。
在此，优选为，在与配线基板11的长边方向大致正交的方向上，模制材料30不被切断。在这种情况下，将模制材料30的切断方向限定为一个方向，从而能够简化电路模块的制造工序。另外，优选为，配线基板11的宽度与配线基板11的长边方向上的模制材料30的长度相比而较小。在这种情况下，能够实现在配线基板11的宽度方向上具有较小尺寸的电路模块。
接下来，参照图1～图4对本发明的第一实施方式所涉及的电路模块的制造方法进行说明。图4为表示本发明的第一实施方式所涉及的电路模块的制造方法的流程图。在该制造方法中，模制材料30通过传递模制法而被形成。
在图4的步骤S11中，例如，准备了图1所示的这种母基板10。母基板10包括：多个配线基板11，各个配线基板11具有在X轴方向上较长的形状，并在与X轴方向正交的Y轴方向上经由连接部11a而连续；框架12，其至少对多个配线基板11的Y轴方向上的两端的连接部11a进行支承。
在步骤S12中，在各个配线基板11的第一主面上至少安装有一个半导体芯片20。例如，在配线基板11的第一主面中的预定的区域中涂敷银(Ag)浆液等的粘合剂。通过以裸芯片的多个外部连接电极(衬垫)朝向与配线基板11相反一侧的状态而在配线基板11的预定的区域中搭载裸芯片，并对粘合剂进行加热以使其发生固化，从而将裸芯片固定于配线基板11上。而且，通过将裸芯片的多个外部连接电极利用金(Au)线等而分别连接于被设置在配线基板11的第一主面上的多个电极，从而实施引线接合。
在步骤S13中，模制材料30通过传递模制法而被形成。即，如图1所示，被安装于各列的多个配线基板11上的多个半导体芯片20通过在Y轴方向上连续的模制材料30而被模制，并且对模制材料30进行加热以使其固化。通过传递模制法而被形成的模制材料30还能够承受后面的工序中的回流焊接处理。
在步骤S14中，在模制材料30固化之后，例如如图2所示，多个配线基板11的连接部11a与连接部11a上的模制材料30一起通过切割而被切断。通过以这种方式利用切割来将配线基板11的连接部11a与连接部11a上的模制材料30一起切断，从而能够在不使模制材料30上产生龟裂的条件下沿着配线基板11的端面去除模制材料30。
此时，优选为，在多个配线基板11中的连接部11a以外的区域中不切断母基板10的条件下，通过切割而一起切断多个配线基板11的连接部11a与连接部11a上的模制材料30。在这种情况下，由于在连接部11a以外的区域中母基板10未通过切割而被切断，因此能够减少因基板材料的残渣而导致的污染。
在步骤S15中，在多个配线基板11的第一主面上通过表面安装而安装有半导体芯片20以外的至少一个电子部件。例如，通过膏状焊锡印刷机而在多个配线基板11的第一主面上印刷膏状焊锡，并通过贴装机而在多个配线基板11的第一主面上搭载电子部件。之后，通过使多个配线基板11从回流炉通过从而使焊锡熔化，并通过在冷却之后凝固了的焊锡从而使电子部件被固定于多个配线基板11的第一主面上。
在步骤S16中，在与多个配线基板11的第一主面对置的第二主面上，通过表面安装而安装有至少一个电子部件。步骤S16中的电子部件的安装方法与步骤S15相同。
在步骤S17中，通过使被设置于各个配线基板11的第一或第二主面上的多个测定用电极(衬垫)分别与多个探针抵接，从而使用测定器来实施被形成于各个配线基板11上的电路的电气特性的检查。
在以上方式中，母基板10的框架12也可以在对多个配线基板11的Y轴方向上的两端的连接部11a进行支承的同时，对各个配线基板11的X轴方向上的两端部进行支承。在这种情况下，步骤S15～S17在通过母基板10的框架12而使多个配线基板11被支承的状态下被实施。
因此，在针对通过母基板10的框架12而被支承的多个配线基板11的电器特性的检查等的处理结束之后，在步骤S18中，例如用金属模对各个配线基板11的X轴方向上的两端部进行冲压而切断，从而将各个配线基板11从母基板10的框架12上分离。由此，完成了图3所示的各个电路模块。
接下来，参照图1～图3以及图5，对本发明的第二实施方式所涉及的电路模块的制造方法进行说明。图5为表示本发明的第二实施方式所涉及的电路模块的制造方法的流程图。在该制造方法中，模制材料30通过网版印刷法而被形成。
在图5所示的步骤S21中，例如准备有图1所示的母基板10。母基板10包括：多个配线基板11，各个配线基板11具有在X轴方向上较长的形状，并且在与X轴方向正交的Y轴方向上经由连接部11a而连续；框架12，其至少对多个配线基板11的Y轴方向上的两端的连接部11a进行支承。
在步骤S22中，在多个配线基板11的第一主面上通过表面安装而安装有半导体芯片20以外的至少一个电子部件。步骤S22的详细内容与第一实施方式中的步骤S15相同。但是，由于通过网版印刷法而被形成的模制材料30在回流焊处理中较弱，因此对于配线基板11的第一主面的回流焊处理在模制处理之前先被实施。
在步骤S23中，在各个配线基板11的第一主面上安装有至少一个半导体芯片20。步骤S23的详细内容与第一实施方式中的步骤S12相同。
在步骤S24中，模制材料30通过网版印刷法而被形成。作为模制材料30例如采用浆液状的热固化性树脂。网版印刷法是指，通过在印刷对象上放置利用开口部的有无而形成了图案的网版，并从网版的上方涂敷浆液，从而使浆液仅附着于网版的开口部处的印刷对象上的印刷方法。通过网版印刷法，被安装于各列的多个配线基板11上的多个半导体芯片20通过在Y轴方向上连续的模制材料30而被模制。接下来，通过实施脱泡处理，从而去除模制材料30中所含的气泡。之后，模制材料30被加热以使其固化。
在步骤S25中，在模制材料30的固化之后，例如如图2所示，多个配线基板11的连接部11a与连接部11a上的模制材料30一起通过切割而被切断。步骤S25的详细内容与第一实施方式中的步骤S14相同。
在步骤S26中，在与多个配线基板11的第一主面对置的第二主面上通过表面安装而安装有至少一个电子部件。步骤S26中的电子部件的安装方法与第一实施方式中的步骤S15相同。
在步骤S27中，通过使被设置于各个配线基板11的第一或第二主面上的多个测定用电极(衬垫)分别与多个探针抵接，从而使用测定器来实施被形成于各个配线基板11上的电路的电气特性的检查。
在以上方式中，母基板10的框架12也可以在对多个配线基板11的Y轴方向上的两端的连接部11a进行支承的同时，对各个配线基板11的X轴方向上的两端部进行支承。在这种情况下，步骤S26～S27在通过母基板10的框架12而使多个配线基板11被支承的状态下被实施。
因此，在针对通过母基板10的框架12而被支承的多个配线基板11的电气特性的检查等的处理结束之后，在步骤S28中，例如用金属模来对各个配线基板11的X轴方向上的两端部进行冲压而切断，从而将各个配线基板11从母基板10的框架12上分离。由此，完成了图3所示的各个电路模块。
虽然在上述的实施方式中，对作为配线基板而采用了双面基板的情况进行了说明，但是本发明并不限定于以上所说明的实施方式。例如，本发明在采用了单片基板以作为配线基板的情况下也能够进行利用，通过在该技术领域中具有通常知识的人员能够在本发明的技术思想内进行多种变形。
符号说明
10…母基板；11…配线基板；11a…配线基板的连接部；11b…配线基板的端面；11c…配线基板的一部分区域的端面；12…框架；20…半导体芯片；30…模制材料；30a…模制材料的端面；41…罐；42…流道；50…切割刀。

Claims (14)

1.一种电路模块，其特征在于，具备：
配线基板，其具有在一个方向上较长的形状；
半导体芯片，其被安装于所述配线基板上；
模制材料，其对所述半导体芯片进行模制，
沿着所述配线基板的长边方向且与短边方向交叉的所述模制材料的端面是通过沿着所述配线基板的一部分区域的端面进行切割而形成的，
所述配线基板的所述一部分区域的端面与所述配线基板的长边方向上的其他区域的端面相比，在所述配线基板的宽度方向上突出。
2.如权利要求1所述的电路模块，其中，
沿着所述配线基板的长边方向且与短边方向交叉的所述模制材料的端面是与所述配线基板的所述一部分区域的端面一起在所述模制材料固化之后通过切割而形成的。
3.如权利要求1所述的电路模块，其中，
所述配线基板的所述一部分区域的端面与所述配线基板的其他区域的端面是通过不同的方法而形成的。
4.如权利要求2所述的电路模块，其中，
所述配线基板的所述一部分区域的端面与所述配线基板的其他区域的端面是通过不同的方法而形成的。
5.如权利要求1至4中任一项所述的电路模块，其中，
在与所述配线基板的长边方向大致正交的方向上，所述模制材料未被切断。
6.如权利要求1至4中任一项所述的电路模块，其中，
所述配线基板的宽度小于所述配线基板的长边方向上的所述模制材料的长度。
7.如权利要求5所述的电路模块，其中，
所述配线基板的宽度小于所述配线基板的长边方向上的所述模制材料的长度。
8.如权利要求1至4中任一项所述的电路模块，其中，
所述半导体芯片包括未被封入到封装件中的半导体芯片，并通过引线接合而被安装于所述配线基板上。
9.如权利要求5所述的电路模块，其中，
所述半导体芯片包括未被封入到封装件中的半导体芯片，并通过引线接合而被安装于所述配线基板上。
10.如权利要求6所述的电路模块，其中，
所述半导体芯片包括未被封入到封装件中的半导体芯片，并通过引线接合而被安装于所述配线基板上。
11.如权利要求7所述的电路模块，其中，
所述半导体芯片包括未被封入到封装件中的半导体芯片，并通过引线接合而被安装于所述配线基板上。
12.一种电路模块的制造方法，具备：
准备包括多个配线基板以及框架在内的母基板的工序(a)，其中，多个所述配线基板各自具有在第一方向上较长的形状，并在与第一方向正交的第二方向上经由连接部而连续，所述框架至少对多个所述配线基板的第二方向上的两端的连接部进行支承；
在多个所述配线基板上各自安装半导体芯片的工序(b)；
利用在第二方向上连续的模制材料而对被安装于多个所述配线基板上的多个半导体芯片进行模制，并对所述模制材料进行加热而使其固化的工序(c)；
在所述模制材料固化之后，将多个所述配线基板的连接部与该连接部上的所述模制材料一起通过切割而沿着所述配线基板的一部分区域的端面进行切断，从而使所述配线基板的所述一部分区域的端面与所述配线基板的长边方向上的其他区域的端面相比，在所述配线基板的宽度方向上突出的工序(d)。
13.如权利要求12所述的电路模块的制造方法，其中，
工序(d)包括，在于多个所述配线基板的连接部以外的区域中不切断所述母基板，而将所述配线基板的连接部与该连接部上的所述模制材料一起通过切割而进行切断的工序。
14.如权利要求12或13所述的电路模块的制造方法，其中，
所述母基板的框架对多个所述配线基板的第二方向上的两端的连接部进行支承，并且对各个配线基板的第一方向上的两端部进行支承，
在工序(d)之后，还具备对各个配线基板的第一方向上的两端部进行切断并将各个配线基板从所述母基板的框架上分离的工序(e)。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841881B2 (en) * 2001-06-07 2005-01-11 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124163A (ja) * 1998-10-16 2000-04-28 Sony Corp 半導体装置及びその製造方法
JP2002050644A (ja) * 2000-08-04 2002-02-15 Rohm Co Ltd チップ型半導体装置の製造方法
JP2002092567A (ja) 2000-09-13 2002-03-29 Dainippon Printing Co Ltd 半導体モジュールとその製造方法、および非接触型ｉｃカード
JP2002190565A (ja) * 2000-12-20 2002-07-05 Taiyo Yuden Co Ltd ハイブリッドｉｃ及びその製造方法
KR100868419B1 (ko) 2001-06-07 2008-11-11 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
JP3888439B2 (ja) * 2002-02-25 2007-03-07 セイコーエプソン株式会社 半導体装置の製造方法
JP4305326B2 (ja) 2004-08-24 2009-07-29 ソニー株式会社 半導体パッケージの製造方法
JP4951989B2 (ja) 2006-02-09 2012-06-13 富士通セミコンダクター株式会社 半導体装置
JP2011066193A (ja) 2009-09-17 2011-03-31 Rohm Co Ltd 光学装置および光学装置の製造方法
JP2013105992A (ja) 2011-11-16 2013-05-30 Casio Comput Co Ltd 半導体装置内蔵基板モジュール及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841881B2 (en) * 2001-06-07 2005-01-11 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same

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