CN104518760B - 用于占空比校正中的偏移消除的装置和方法 - Google Patents
用于占空比校正中的偏移消除的装置和方法 Download PDFInfo
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Abstract
一种电子设备包括:时钟,被配置为发送用于电子设备的操作的第一时钟信号和第二时钟信号;占空比校正器,耦接到时钟以校正第一时钟信号和第二时钟信号的占空比,该占空比校正器被配置为:响应于第一时钟信号而指派并存储第一占空比校正码;响应于第二时钟信号而指派并存储第二占空比校正码;基于第一占空比校正码和第二占空比校正码来计算偏移码;以及从占空比校正操作的结果中消去偏移码。
Description
相关申请的交叉引用
本专利申请要求2013年10月3日递交的标题为“An Offset CancellationTechnique for Duty Cycle Correction Loops”、序列号为61/886,574的美国临时申请的优先权和权益,这里通过引用并入该临时申请的全部内容。
技术领域
本发明的实施例涉及用于占空比校正中的偏移消除的装置和方法。
背景技术
电子设备无处不在。这些设备中的许多依赖于内部时钟来同步和触发数据的传送以协调电子设备内的电路的动作。这些设备还可利用具有半速率时钟的通信数据链路,也就是说,这些设备可具有双数据速率(例如,使用时钟信号来用于同步的电路可在时钟周期的上升沿和下降沿都变得激活)。
然而,在利用双数据速率系统的电子设备中,可能发生占空比误差。当一周期内的时钟信号的占空比从理想时钟周期(例如,具有50%占空比的理想时钟周期,其中时钟在该周期的50%中是高信号并且在该周期的50%中是低信号)偏离时,发生占空比误差。这个占空比误差可能因此减小双数据速率系统的定时裕量,并且可引起性能的退化。
因此,已开发了占空比校正电路来减轻时钟占空比误差。然而,占空比校正电路可能引起额外的固有偏移,这个偏移与实际的占空比误差是不可区分的。因此,由占空比校正电路产生的偏移阻碍了可实现的占空比校正。
发明内容
本发明的实施例提供了一种用于占空比校正或补偿的装置和方法,其对与占空比校正电路相关联的固有偏移进行补偿,从而增大了占空比校正电路准确地减轻占空比误差的能力。
根据本发明的一个实施例,提供了一种电子设备,包括:时钟,被配置为发送用于电子设备的操作的第一时钟信号和第二时钟信号;占空比校正器,耦接到时钟以校正第一时钟信号和第二时钟信号的占空比,该占空比校正器被配置为:响应于第一时钟信号而指派并存储第一占空比校正码;响应于第二时钟信号而指派并存储第二占空比校正码;基于第一占空比校正码和第二占空比校正码来计算偏移码;以及从占空比校正操作的结果中消去偏移码。
占空比校正器还可被配置为通过对第一占空比校正码和第二占空比校正码取平均来计算偏移码。
电子设备还可包括耦接在时钟与占空比校正器之间的复用器,该复用器被配置为选择性地输出第一时钟信号或第二时钟信号。
电子设备还可包括有限状态机,该有限状态机被配置为控制复用器以顺序地输出第一时钟信号和第二时钟信号到占空比校正器。
时钟还可被配置为重发第一时钟信号和第二时钟信号。
占空比校正器还可被配置为:响应于重发的第一时钟信号而指派并存储第三占空比校正码;响应于重发的第二时钟信号而指派并存储第四占空比校正码;对第一占空比校正码和第三占空比校正码取平均来获得第一平均占空比校正码;对第二占空比校正码和第四占空比校正码取平均来获得第二平均占空比校正码;以及基于第一平均占空比校正码和第二平均占空比校正码来计算偏移码。
占空比校正器还可被配置为通过对第一平均占空比校正码和第二平均占空比校正码取平均来计算偏移码。
电子设备还可包括有限状态机,其中有限状态机被配置为在其中存储与占空比校正的各个幅值相对应的多个占空比校正码。
多个占空比校正码与占空比校正的幅值之间的关系可以是线性的。
第一时钟信号可以是第二时钟信号的补。
根据本发明的另一实施例,提供了一种对占空比校正环的偏移进行补偿的方法,该方法包括:向占空比校正器发送第一时钟信号;向占空比校正器发送第二时钟信号;响应于第一时钟信号而指派并存储第一占空比校正码;响应于第二时钟信号而指派并存储第二占空比校正码;基于第一占空比校正码和第二占空比校正码来计算偏移码;以及从占空比校正操作的结果中消去偏移码。
计算偏移码可包括对第一占空比校正码和第二占空比校正码取平均。
发送第一时钟信号和第二时钟信号可包括选择性地发送第一时钟信号或第二时钟信号。
发送第一时钟信号和第二时钟信号可包括顺序地输出第一时钟信号和第二时钟信号到占空比校正器。
该方法还可包括:重发第一时钟信号;重发第二时钟信号;响应于重发的第一时钟信号而指派并存储第三占空比校正码;响应于重发的第二时钟信号而指派并存储第四占空比校正码;对第一占空比校正码和第三占空比校正码取平均以获得第一平均占空比校正码;对第二占空比校正码和第四占空比校正码取平均以获得第二平均占空比校正码;以及基于第一平均占空比校正码和第二平均占空比校正码来计算偏移码。
计算偏移码可包括对第一平均占空比校正码和第二平均占空比校正码取平均。
一个有限状态机可被配置为在其中存储与占空比校正的各个幅值相对应的多个占空比校正码。
多个占空比校正码与占空比校正的幅值之间的关系可以是关于中点的线性的。
第一时钟信号可以是第二时钟信号的补。
该方法可在电子设备中执行并在电子设备的操作期间被周期性地重复。
附图说明
通过参考附图详细描述其示例实施例,本发明的实施例的上述和其他方面将变得更清楚,附图中:
图1是示出占空比校正环的示意图;
图2是图1所示的占空比校正环的占空比检测器的示意图;
图3是示出根据本发明的实施例的占空比校正环的示意图;
图4A是示出根据本发明的实施例的当不存在积分器偏移时与占空比校正的各个幅值相对应的占空比校正码的曲线图;
图4B是示出根据本发明的实施例的当存在积分器偏移时与占空比校正的各个幅值相对应的占空比校正码的曲线图;
图5是示出图3所示的占空比校正器的示意图;并且
图6是示出根据本发明的实施例的占空比校正的方法的流程图。
具体实施方式
以下,将参考附图更充分地描述本发明的实施例,附图中示出了本发明的示范性实施例。正如本领域技术人员将会认识到的,描述的实施例容许各种修改和替换形式,而不脱离本发明的精神或范围。为了清晰描述本发明,可省略对于完整理解本发明并非必需的一些元素或特征。
本说明书中使用的术语用于描述特定实施例,而并不打算限制本发明。例如,将会理解,虽然术语“第一”、“第二”等等在本文中可用于描述各种元素,但这些元素将不受这些术语的严格构造所限制。反而,这些术语只是用于将一个组件与另一组件相区分。另外,以单数使用的表述涵盖了复数表述,除非在上下文中具有明显不同的含义。在本说明书中,要理解诸如“包括”、“包含”、“具有”等等之类的术语打算指示说明书中公开的特征、数字、步骤、动作、组件、部件或其组合的存在,而并不打算排除可存在或者可添加一个或多个其他特征、数字、步骤、动作、组件、部件或其组合的可能性。
将会理解,当一元素或层被称为“在另一元素或层上”、“连接到另一元素或层”或者“耦接到另一元素或层”时,其可直接在该另一元素或层上、直接连接到该另一元素或层或者直接耦接到该另一元素或层,或者也可存在一个或多个居间的元素或层。当一元素被称为“直接在另一元素或层上”、“直接连接到另一元素或层”或者“直接耦接到另一元素或层”时,则没有居间的元素或层存在。相似的数字始终指代相似的元素。当在本文中使用时,术语“和/或”包括关联的列出项目中的一个或多个的任何以及所有组合。
空间相关术语,例如“在…下面”、“在…下方”、“下部的”、“在…上方”、“上部的”等等,在本文中为了易于描述可用于描述如附图所示的一个元素或特征与另外(一个或多个)元素或(一个或多个)特征的关系。将会理解,除了附图中描绘的方位之外,这些空间相关术语还打算涵盖使用或操作中的设备的不同方位。例如,如果图中的设备被翻过来,则被描述为在其他元素或特征“下面”或“下方”的元素的方位于是将是在其他元素或特征的“上方”或“上面”。从而,示范性术语“下方”可涵盖上方和下方两个方位。设备可以有其他的方位(例如,旋转90度或处于其他方向),并且本文使用的空间相关描述语应当被相应地解读。
除非另有定义,否则本文使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常所理解相同的含义。还将理解,术语——例如常用的字典中定义的那些——应当被解读为具有与其在相关技术的上下文中的含义一致的含义,而不应被以理想化或过度正式的意义来解读,除非本文明确地这样定义。另外,当描述本发明的实施例时,对“可”的使用涉及“本发明的一个或多个实施例”。
附图中相似的标号表示相似的元素,并且对其的重复描述可被省略。
图1是示出占空比校正环的示意图。
参考图1,典型的占空比校正环100可包括锁相环(phase-locked loop,PLL)102作为时钟源。然而,本发明的实施例不限于包括PLL,因为如本领域技术人员所知的可以使用其他适当时钟源。锁相环102可被配置为生成时钟信号CKIN和互补时钟信号/CKIN。时钟信号被发送到占空比校正器(占空比校正)104,占空比校正器104通过将时钟信号移到其理想占空比来执行校正时钟信号表现出的占空比误差的操作。例如,占空比校正器104可以把具有60%占空比的输入时钟信号调整成50%的理想占空比或理想时钟周期。关于占空比校正器104的更多细节在下文公开。在占空比校正器104调整时钟信号之后,时钟信号被分配(时钟分配)(例如,被分配到电子设备中的利用时钟信号来工作的电路)并且被输出为CKOUT。
同时,在使用点106之前的点,占空比校正器104的输出被采样并输入到占空比检测器(占空比检测)108。占空比检测器108执行检测已被占空比校正器104调整的时钟信号的占空比的操作(例如,占空比检测器108计算时钟信号的占空比误差)。在本发明的一些实施例中,占空比校正器104的输出被采样并发送到时钟分配的复本,然后复本时钟分配的输出被发送到占空比检测器108。关于占空比检测器108的更多细节在下文公开。
在占空比检测器108执行检测操作之后,其输出被发送到有限状态机(finitestate machine,FSM)110。有限状态机110基于占空比检测器108执行的占空比误差检测操作的结果来控制占空比校正器104的操作。因此,在占空比校正器104输出经校正的时钟信号的点开始形成反馈环,经校正的时钟信号被发送到占空比检测器108以确定提供给有限状态机110的、检测到的占空比信号,并且有限状态机向占空比校正器104输出控制信号,从而完成该环。
典型的占空比校正环不限于图1所示的那种,因为占空比校正环可包括各种修改的配置。
图2是图1所示的占空比校正环的占空比检测器108的示意图。
占空比检测器108通过利用积分器来工作。换言之,占空比检测器108将一段时间中(例如在时钟的一个周期中)的输入时钟信号取平均。从而,例如,当时钟信号的占空比是50%时(例如,时钟信号的周期的一半是高信号,并且时钟信号的周期的另一半是低信号),时钟信号在时钟周期中的积分为0。然而,当占空比不是50%时,积分操作产生非零数字,这指示存在占空比误差。
参考图2,占空比检测器108包括第一电流源202和第二电流源203、耦接在第一电流源202与节点N1之间的第一开关204、耦接在节点N1与第二电流源203之间的第二开关206以及耦接在地与节点N1之间的电容器210。
第一开关204和第二开关206可以彼此互补,也就是说,第一开关204可响应于低信号而闭合,而第二开关206可响应于高信号而闭合,如图2中所示。电容器210可以是极化电容器。占空比检测器108的积分元件是电容器210。第一电流源202经由第一开关204可切换地耦接到节点N1,并且第二电流源203经由第二开关206可切换地耦接到节点N1。电容器210进一步在节点N1处耦接到复位开关214。复位开关214被配置为将电容器210可切换地耦接到参考电压VREF。VREF可以是任何适当的参考电压,例如DC电压。
在本发明的实施例中,VREF是为比较器的正常操作提供共模的初始电压。由于比较器是差动电路,所以其检测输入之间的差异。在本发明的一些实施例中,N1首先被初始化到VREF,然后占空比检测电路执行的积分修改N1的电压电平,以使得比较器能够提取占空比误差。VREF电压值可取决于反馈放大器的实现方式(例如,其可以是供应值的一半)。在本发明的一些实施例中,第二电流源在标称上与第一电流源相同或相似,差异在于各自电流的方向。
占空比检测器108还包括比较器212。比较器212包括第一输入端213、第二输入端215和输出端217。第一输入端213耦接到作为参考电压的VREF。第二输入端215耦接到节点N1,并且还耦接到电容器210。这样,比较器212的操作包括对被提供到第二输入端215的电容器210的电压与被提供到第一输入端213的参考电压VREF的比较。另外,基于此比较,比较器212被配置为在输出端217输出取决于电容器210的电压是大于还是小于参考电压VREF的结果(例如,比较器可当电容器210的电压小于参考电压VREF时输出0,并且可当电容器210的电压大于参考电压VREF时输出1)。比较器212的输出被发送到图1所示的有限状态机110。
参考占空比检测器108的操作,复位开关214可首先被闭合以将电容器210电耦接到VREF以便利用参考电压VREF来初始化电容器210。然后,占空比检测器108对在输入端201处的从占空比校正器104提供来的经校正的时钟信号进行采样。在本示例中,当采样的时钟信号为低信号时,第一开关204被闭合,以使得电流源202向电容器210提供电流,从而增大电容器210的电压或对电容器210的电压充电。当采样的时钟信号为高信号时,第二开关206被闭合,以使得电容器210耦接到第二电流源203,并且电容器210因此被放电。占空比检测器的其他示例可具有相反的配置(例如,第一开关204响应于低时钟信号而闭合,并且第二开关206响应于高时钟信号而闭合)。在这些其他示例中,占空比检测器108和占空比校正环的其他组件可根据修改后的切换配置而被适当地配置(例如,比较器212和有限状态机110可被相应地配置)。
另外,比较器212可以对在第二输入端215处的电容器210的电压连续地采样。因为参考电压VREF被提供到比较器212的第一输入端213,所以比较器212将电容器210的电压的值与参考电压VREF的值连续地比较。这样,比较器212能够向有限状态机110连续地提供比较的结果。作为示例,当电容器210的电压大于参考电压VREF时,比较器可提供比特1(例如,高信号)到有限状态机110,而当电容器210的电压小于参考电压VREF时,比较器可提供比特0(例如,低信号)到有限状态机110。占空比检测器的其他示例可提供相反的比特(例如,当电容器电压大于VREF时提供比特0,而当电容器电压小于VREF时提供比特1)。有限状态机110可相应地控制占空比校正器104来基于占空比检测器108的结果而调整时钟信号的占空比,使得占空比处于或接近理想时钟信号周期(例如,50%占空比)。
通过图2所示的占空比检测器108的操作的示例,当时钟信号的占空比大于50%时,已用参考电压VREF被初始化的电容器210放电的时间长于其充电的时间,因为时钟信号在时钟周期的多于50%中是高的。因此,第二开关206在时钟周期的多于50%中被闭合,从而在时钟周期的多于50%中对电容器210放电,使得电容器210的电压小于VREF。因此,在这种场景中,比较器212向有限状态机110输出与电容器210的电压小于VREF时相对应的结果信号(例如,比特0),并且响应于此信号/比特,有限状态机110指导占空比校正器104减小占空比。
另一方面,当时钟信号的占空比小于50%时,电容器被充电的时间长于其被放电的时间,因为时钟信号在时钟周期的多于50%中是低的。因此,第一开关204在时钟周期的多于50%中被闭合,从而在时钟周期的多于50%中对电容器210充电,使得电容器210的电压大于VREF。因此,比较器212输出与电容器210的电压大于VREF时相对应的信号/结果(例如,比特1),该信号/结果不同于当电容器210小于VREF时比较器212提供的信号/结果,并且响应于这个不同的信号/结果,有限状态机110指导占空比校正器104增大占空比。
占空比检测器108可最终达到如下的点:在这个点,其检测到时钟的占空比接近理想占空比(例如,50%)。在此情况下,电容器210的电压可在VREF附近波动。此外,占空比检测和校正操作可以是连续的操作(例如,占空比被连续地校准),或者可以是周期性操作(例如,占空比被间歇地校准)。
典型的占空比检测器(例如,图2所示的占空比检测器108)将反馈环用于占空比校正,其中时钟信号经常在时钟分配网络的末端被采样,以使得占空比在使用点是固定的(例如,在CKOUT)。另外,互补时钟/CKIN通常在时钟源(例如,在锁相环)可用,而在使用点不可用。另外,如图2所示并且如上所述,典型的占空比检测器利用积分器(例如,电容器210)来测量占空比误差。然而,积分器的使用存在问题,例如可能由上/下电流失配(例如,图2所示的电流源202与电流源203之间的失配)引起的固有的积分器偏移。例如,如果电流源202略大于电流源203(即,存在失配),则电容器210的充电速率大于其放电速率,即使当占空比是50%时也是如此,这导致了占空比检测的不准确。因此,在典型的占空比校正环中积分器偏移可能与实际占空比误差不可区分并且可能成为实现占空比校正的障碍。另外,积分器偏移随着工艺、电压和温度变动可能变得恶化。
典型的占空比检测器不限于图2所示的占空比检测器108,因为利用积分器的占空比检测器可包括各种修改的配置。
为了克服作为对占空比误差校正的阻碍的这个积分器偏移问题,利用了差动占空比校正器,其将一积分器用于时钟信号并且将一单独的积分器用于互补时钟信号。在差动占空比校正器中,与时钟相关联的积分器的结果和与互补时钟相关联的积分器的结果被相减以检测独立于积分器偏移的占空比误差。然而,差动占空比校正器的使用有多个缺点。首先,因为有两个单独的积分器,所以差动占空比校正器使用的面积和功率几乎是通常占空比校正环的两倍。第二,两个积分器之间的匹配也成为促成占空比误差的偏移的来源。
图3是示出根据本发明的实施例的占空比校正环的示意图。
参考图3,占空比校正环300与图1所示的占空比校正环100相似,只不过还包括复用器312。因此,这里省略对相似元件的描述。生成时钟信号CKIN和互补时钟信号/CKIN的锁相环(PLL)302耦接到复用器312,复用器312接收CKIN和/CKIN时钟信号两者。复用器被配置为选择时钟信号CKIN或互补时钟信号/CKIN来发送到占空比校正环300的其余部分。有限状态机(FSM)310耦接到复用器312并通过提供控制信号SWAP CTRL来相应控制复用器312的操作。例如,当控制信号SWAP CTRL为0时,复用器312传递时钟信号(例如,CKIN),但当控制信号SWAP CTRL变成1时,复用器切换输出并且传递互补时钟信号(例如,/CKIN)。因此,复用器可被如下编程:
if SWAP CTRL=1,then swap
else pass the signal through。
如上所述,有限状态机310还控制占空比校正器304(占空比校正)的操作。有限状态机310已在其中存储有与占空比校正的设定量或幅值相对应的多个占空比校正码(DCC码)(例如,一个DCC码可对应于占空比的1%增大,并且另一DCC码可对应于占空比的1%减小)。基于来自占空比检测器308的结果,有限状态机310通过使用存储的DCC码来控制占空比校正器304以调整时钟CKIN的占空比。在本发明的实施例中,DCC码可以以对称方式(例如,线性关系、对称曲线等等)对应于占空比校正的各个量或幅值。关于DCC码的更多细节在下文公开。
根据本发明的实施例,可在占空比校正环300的后续占空比误差调整操作中计算并利用(例如,减去、添加或者消去)占空比检测器308的积分器偏移。根据本实施例,通过校正码的两个测量来计算积分器偏移,然后从占空比校正控制码中数字地减去偏移计算。对校正码的两个测量响应于第一时钟信号(例如,时钟信号)和第二时钟信号(例如,互补时钟信号),它们可在时钟源处(例如,在锁相环302处)以顺序的方式获得。
根据本发明的本实施例,锁相环302生成时钟信号CKIN和互补时钟信号/CKIN,并且将这两个信号提供给复用器312。首先,复用器312把从锁相环302生成的时钟信号CKIN传递到占空比校正环300的其余部分(例如,传递到占空比校正器304、时钟分配、占空比检测器308以及有限状态机310)。在本发明的一些实施例中,占空比检测器308是图2所示的占空比检测器108。然而,占空比检测器308可以是利用积分器来检测占空比误差的任何适当的占空比检测器。在时钟信号CKIN行经占空比校正环300之后,基于时钟信号CKIN计算出的第一偏移码被存储在有限状态机310中。
然后,有限状态机310将控制信号SWAP CTRL(例如,SWAP CTRL=1)发送到复用器312,并且复用器312切换其输出以通过互补时钟信号/CKIN。因此,复用器312把从锁相环302生成的互补时钟信号/CKIN传递到占空比校正环300的其余部分(例如,传递到占空比校正器304、时钟分配、占空比检测器308和有限状态机310)。在互补时钟信号/CKIN行经占空比校正环300之后,基于互补时钟信号/CKIN计算出的第二偏移码被存储在有限状态机310中。
因为DCC码与占空比校正之间的关系是对称的(例如,线性的),所以当没有偏移时,与CKIN相关联的DCC码(例如,第一偏移码)和与/CKIN相关联的DCC码(例如,第二偏移码)将具有与无占空比校正相对应的中点(即,两个偏移码的平均为零)。因为没有积分器偏移,所以时钟信号/CKIN和CKIN的占空比校正只是简单地彼此互补并且反映真实的占空比误差。例如,一个时钟周期的占空比可能是45%,意思是CKIN是该时钟周期的45%并且/CKIN是该时钟周期的55%。因此,为了实现具有50%的占空比的时钟周期,占空比可被调整5%,也就是说,CKIN可被调整5%(例如,增大5%)并且/CKIN可被调整-5%(例如,减小5%)。这样,这两个偏移量或者偏移幅值(例如,5%和-5%)的平均等于0,从而指示出没有偏移误差。
然而,在积分器偏移被引入到占空比校正环中的情况下,与CKIN和/CKIN相关联的DCC码的平均不为0。例如,当在占空比校正环中存在积分器偏移时,与CKIN相关联的误差的量可能为9%,并且与/CKIN相关联的误差的量可能为-1%。在此情况下,存在积分器偏移,并且与CKIN和/CKIN相关联的两个偏移码的平均等于占空比校正环中固有的积分器偏移的量。因此,在本发明的实施例中,可通过对两个偏移DCC码取平均并从占空比校正的后续操作中消去偏移误差的这个量来计算偏移误差,从而可以实现更准确的占空比校正。
计算占空比校正环的积分器偏移的上述过程可在环的整个使用过程中被周期性地执行,或者可在利用占空比校正环的电子设备的操作开始时被执行。
在本发明的其他实施例中,除了占空比校正环300以外,在电子设备中还制造占空比校正环300的复本。复本占空比校正环可以连续地操作占空比校正。在此情况下,非复本占空比校正环可以使用在复本占空比校正环中生成的DCC码来执行占空比校正。在本发明的一些实施例中,复本占空比校正环是实际占空比校正环的按比例缩放版本(例如,按因子2缩放)。
图4A是示出根据本发明的实施例的当不存在积分器偏移时与占空比校正的各个幅值相对应的占空比校正码的曲线图。
参考图4A,该曲线图示出了根据本发明的实施例的DCC码与占空比校正的量之间的关系。在本实施例中,该关系是线性的,也就是说,随着DCC码增大,占空比校正的量线性地增大。在此示例中,因为没有偏移,所以与CKIN相对应的占空比误差校正和与/CKIN相对应的占空比误差校正是关于中点0(即,两个轴相交之处)对称的。在本发明的其他实施例中,关系可以不是线性的,只要关系是关于曲线图上的中点对称的即可。
通过示例的方式,图4A所示的曲线图可包括对应于1%占空比校正的为1的DCC码、对应于2%占空比校正的为2的DCC码、对应于-1%占空比校正的为-1的DCC码,等等。本发明的其他实施例可提供DCC码与占空比校正的量之间的其他适当的对称或线性关系。在本发明的实施例中,DCC码被存储在有限状态机310中。
图4B是示出根据本发明的实施例的当存在积分器偏移时与占空比校正的各个幅值相对应的占空比校正码的曲线图。
参考图4B,该曲线图也示出了DCC码与占空比校正的量之间的线性关系。然而,图4B和图4A之间的差异在于图4B示出了被引入到占空比校正环中的积分器偏移。如图所示,该积分器偏移引起线性曲线图整体上移动,因为该偏移以相同的方式影响时钟信号CKIN和互补时钟信号/CKIN两者(即,将它们移动相同的量,或者相同的程度)。具体地,与时钟信号CKIN相对应和与互补时钟信号/CKIN相对应的数据点不再关于曲线图的原点对称。因此,有了此偏移,占空比校正器将反而进行不正确地调整时钟信号的占空比。
然而,根据本发明的实施例,在发送时钟信号CKIN和互补时钟信号/CKIN之后,可以确定偏移,因为可将其识别为与时钟信号CKIN相对应的数据点和与互补时钟信号/CKIN相对应的数据点之间的中点。换言之,可通过对与CKIN相对应的DCC码和与/CKIN相对应的DCC码取平均来计算偏移。因此,取决于偏移是正的还是负的,可以从后续的占空比校正计算中减去这个计算出的偏移或者向后续的占空比校正计算添加这个计算出的偏移,以通过从这些计算中消去积分器偏移而获得准确的占空比校正。根据本发明的实施例,偏移的减去(或添加)可发生在有限状态机处。
因此,本发明的实施例提供了一种用于占空比校正环中的偏移消除的具有增大的校正占空比误差时的准确性的装置和方法。另外,本发明的实施例可以数字地实现,从而带来了可移植性和可扩展性。虽然根据本发明的实施例的占空比校正环已被描述为在数字域中操作,但本发明的实施例通过微小的修改也可扩展到模拟域中的应用。另外,与差动占空比校正器相比,本发明的实施例减少了对功率和面积的使用。此外,本发明的实施例放松了占空比检测器中的电流源的匹配要求。
图5是示出图3所示的占空比校正器的示意图。
参考图5,占空比校正器304包括增大时钟信号的占空比的电路502、第一复用器504和第二复用器506。电路502被配置为从有限状态机310接收DCC码的绝对值。第一复用器504和第二复用器506被配置为从有限状态机310接收DCC码的符号信号。
本发明的实施例依赖于占空比码与占空比校正之间关于中点对称的关系。在本发明的一些实施例中,关系是线性的,而在其他实施例中,关系是非线性的,但仍是对称的。根据本实施例,占空比校正器304被配置为只增大占空比。这样,在需要减小占空比的情况下,可在504处将输入反转。
例如,当占空比是45%时,电路正常地操作(例如,不将输入反转)并且将占空比增大到50%。然而,当占空比是55%时,输入被第一复用器504反转,这意味着占空比变成45%并且单向占空比校正器在电路502处将反转的占空比增大到50%。然而,为了消去由第一复用器引入的符号反转,第二复用器506位于占空比增大电路502之后。根据图5的占空比校正器304的实施例对于占空比码与占空比校正之间的关系不一定是线性的情况提供了解决方案。
图5的本实施例只是占空比校正器的一个实施例(例如,占空比校正器被配置为仅增大占空比的实施例)。本实施例只是一种实现对称的方式——如果需要的话。然而,在本发明的其他实施例中,占空比校正器可以是对称的,从而可不使用图5所示的实施例。根据本发明的各方面,本发明的其他实施例可包括任何其他适当的占空比校正器。
图6是示出根据本发明的实施例的占空比校正的方法的流程图。
参考图6,过程600包括操作602,在此处选择时钟信号CKIN。该选择可发生在允许时钟信号CKIN通过的复用器处。在操作604,时钟信号CKIN被提供或发送到占空比校正环。占空比校正环可以是图3所示的占空比校正环。在操作606,确定响应于时钟信号CKIN的DCC码。这个操作可在有限状态机处发生。在操作608,存储与时钟信号CKIN相对应的DCC码。
在操作610,选择互补时钟信号/CKIN(例如,由复用器选择)。在操作612,互补时钟信号/CKIN被提供给占空比校正环。在操作614,确定响应于互补时钟信号/CKIN的DCC码。在操作616,存储与互补时钟信号/CKIN相对应的DCC码。
在操作618,基于与时钟信号CKIN相对应的DCC码并且基于与互补时钟信号/CKIN相对应的DCC码来计算偏移码。例如,可以计算两个DCC码的平均来确定偏移。在操作620,计算出的偏移码被应用到后续的占空比校正或补偿操作(例如,向后续的占空比校正操作添加或减去该偏移)。
虽然以上过程被示为只发生一次,但本发明的实施例不限于此,图6所示的过程可发生任何适当的次数以计算任何适当数量的偏移码。
在包括多个偏移码处理操作的本发明的实施例中,可在最后对所有得到的偏移码取平均以便获得更准确的偏移码来应用到后续的占空比校正操作。例如,如果图6所示的方法发生10次,得到10个偏移码,则这10个偏移码可被取平均以获得平均的偏移码。在本发明的其他实施例中,与时钟信号CKIN对应的所有DCC码可被取平均并且与互补时钟信号/CKIN对应的所有DCC码可被取平均,然后两个平均的DCC码可被取平均以获得平均的偏移码。
虽然已联系某些示例实施例描述了本发明,但要理解本发明不限于公开的实施例,而是相反,打算覆盖所附权利要求及其等同物的精神和范围内包括的各种修改和等同布置。
Claims (20)
1.一种电子设备,包括:
时钟,被配置为发送用于所述电子设备的操作的第一时钟信号和第二时钟信号;
占空比校正器,耦接到所述时钟以校正所述第一时钟信号和第二时钟信号的占空比,所述占空比校正器被配置为:
选择第一时钟信号;
响应于所述第一时钟信号而指派并存储第一占空比校正码;
在指派并存储第一占空比校正码之后选择第二时钟信号;
响应于所述第二时钟信号而指派并存储第二占空比校正码;
基于所述第一占空比校正码和第二占空比校正码来计算偏移码;以及
从占空比校正操作的结果中消去所述偏移码。
2.如权利要求1所述的电子设备,其中,所述占空比校正器还被配置为:通过对所述第一占空比校正码和第二占空比校正码取平均来计算所述偏移码。
3.如权利要求2所述的电子设备,还包括耦接在所述时钟与所述占空比校正器之间的复用器,该复用器被配置为选择性地输出所述第一时钟信号或所述第二时钟信号。
4.如权利要求3所述的电子设备,还包括有限状态机,该有限状态机被配置为控制所述复用器以顺序地输出所述第一时钟信号和所述第二时钟信号到所述占空比校正器。
5.如权利要求1所述的电子设备,其中,所述时钟还被配置为重发所述第一时钟信号和第二时钟信号。
6.如权利要求5所述的电子设备,其中,所述占空比校正器还被配置为:
响应于重发的第一时钟信号而指派并存储第三占空比校正码;
响应于重发的第二时钟信号而指派并存储第四占空比校正码;
对所述第一占空比校正码和第三占空比校正码取平均来获得第一平均占空比校正码;
对所述第二占空比校正码和第四占空比校正码取平均来获得第二平均占空比校正码;以及
基于所述第一平均占空比校正码和第二平均占空比校正码来计算所述偏移码。
7.如权利要求6所述的电子设备,其中,所述占空比校正器还被配置为:通过对所述第一平均占空比校正码和第二平均占空比校正码取平均来计算所述偏移码。
8.如权利要求1所述的电子设备,还包括有限状态机,其中所述有限状态机被配置为在其中存储与占空比校正的各个幅值相对应的多个占空比校正码。
9.如权利要求8所述的电子设备,其中,所述多个占空比校正码与占空比校正的幅值之间的关系是关于中点对称的。
10.如权利要求1所述的电子设备,其中,所述第一时钟信号是所述第二时钟信号的补。
11.一种对占空比校正环的偏移进行补偿的方法,该方法包括:
向占空比校正器发送第一时钟信号;
向所述占空比校正器发送第二时钟信号;
选择第一时钟信号;
响应于所述第一时钟信号而指派并存储第一占空比校正码;
在指派并存储第一占空比校正码之后选择第二时钟信号;
响应于所述第二时钟信号而指派并存储第二占空比校正码;
基于所述第一占空比校正码和第二占空比校正码来计算偏移码;以及
从占空比校正操作的结果中消去所述偏移码。
12.如权利要求11所述的方法,其中,计算所述偏移码包括对所述第一占空比校正码和第二占空比校正码取平均。
13.如权利要求12所述的方法,其中,发送所述第一时钟信号和第二时钟信号包括选择性地发送所述第一时钟信号或所述第二时钟信号。
14.如权利要求13所述的方法,其中,发送所述第一时钟信号和第二时钟信号包括顺序地输出所述第一时钟信号和所述第二时钟信号到所述占空比校正器。
15.如权利要求11所述的方法,还包括:
重发所述第一时钟信号;
重发所述第二时钟信号;
响应于重发的第一时钟信号而指派并存储第三占空比校正码;
响应于重发的第二时钟信号而指派并存储第四占空比校正码;
对所述第一占空比校正码和第三占空比校正码取平均以获得第一平均占空比校正码;
对所述第二占空比校正码和第四占空比校正码取平均以获得第二平均占空比校正码;以及
基于所述第一平均占空比校正码和第二平均占空比校正码来计算所述偏移码。
16.如权利要求15所述的方法,其中,计算所述偏移码包括对所述第一平均占空比校正码和第二平均占空比校正码取平均。
17.如权利要求11所述的方法,其中,与占空比校正的各个幅值相对应的多个占空比校正码被存储在有限状态机中。
18.如权利要求17所述的方法,其中,所述多个占空比校正码与占空比校正的幅值之间的关系是关于中点对称的。
19.如权利要求11所述的方法,其中,所述第一时钟信号是所述第二时钟信号的补。
20.如权利要求11所述的方法,其中,所述方法是在电子设备中执行的并且在所述电子设备的操作期间被周期性地重复。
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US9941871B1 (en) * | 2016-09-23 | 2018-04-10 | Altera Corporation | Zero-offset sampling for clock duty cycle correction |
US9742603B1 (en) * | 2016-11-29 | 2017-08-22 | Intel Corporation | Link training to recover asynchronous clock timing margin loss in parallel input/output interfaces |
US10218343B1 (en) * | 2017-10-31 | 2019-02-26 | Sandisk Technologies Llc | Duty cycle correction scheme |
US10699669B2 (en) * | 2018-03-02 | 2020-06-30 | Samsung Display Co., Ltd. | Method and apparatus for duty-cycle correction in a serial data transmitter |
KR20210000740A (ko) | 2018-05-29 | 2021-01-05 | 마이크론 테크놀로지, 인크. | 클럭 듀티 사이클 개선을 위한 듀티 사이클 조절기 설정 장치 및 방법 |
US11070200B2 (en) * | 2018-09-27 | 2021-07-20 | Intel Corporation | Duty cycle correction system and low dropout (LDO) regulator based delay-locked loop (DLL) |
US10505458B1 (en) * | 2018-10-22 | 2019-12-10 | Power Integrations, Inc. | Apparatus and methods for controlling a switch mode power converter using a duty cycle state machine |
US10601410B1 (en) * | 2018-11-02 | 2020-03-24 | Micron Technology, Inc. | Offset cancellation of duty cycle detector |
US11189334B2 (en) | 2018-11-21 | 2021-11-30 | Micron Technology, Inc. | Apparatuses and methods for a multi-bit duty cycle monitor |
US10715127B2 (en) * | 2018-11-21 | 2020-07-14 | Micron Technology, Inc. | Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation |
JP2020085679A (ja) * | 2018-11-27 | 2020-06-04 | 日本電産株式会社 | 信号処理装置、モータおよびファンモータ |
US11069397B2 (en) * | 2019-04-01 | 2021-07-20 | Micron Technology, Inc. | Phase clock correction |
US11916554B2 (en) * | 2019-12-16 | 2024-02-27 | Intel Corporation | Techniques for duty cycle correction |
KR20220046104A (ko) * | 2020-10-07 | 2022-04-14 | 에스케이하이닉스 주식회사 | 듀티 보정 장치 및 방법, 이를 이용하는 반도체 장치 |
JP7387902B2 (ja) | 2020-10-28 | 2023-11-28 | チャンシン メモリー テクノロジーズ インコーポレイテッド | クロック発生回路、メモリ及びクロックデューティ比校正方法 |
CN112383290B (zh) * | 2020-11-26 | 2023-10-13 | 海光信息技术股份有限公司 | 时钟占空比校准电路及方法、正交相位校准电路及方法 |
CN115118252A (zh) * | 2021-03-19 | 2022-09-27 | 爱普存储技术(杭州)有限公司 | 占空比校正装置及占空比校正方法 |
US11855645B2 (en) * | 2021-09-25 | 2023-12-26 | Qualcomm Incorporated | Adaptive clock duty-cycle controller |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102055436A (zh) * | 2009-10-30 | 2011-05-11 | 海力士半导体有限公司 | 用于校正时钟信号的占空比的装置和方法 |
US8462906B1 (en) * | 2011-09-15 | 2013-06-11 | Altera Corporation | Apparatus and methods for detection and correction of transmitter duty cycle distortion |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4527075A (en) * | 1983-07-11 | 1985-07-02 | Sperry Corporation | Clock source with automatic duty cycle correction |
US6084452A (en) * | 1998-06-30 | 2000-07-04 | Sun Microsystems, Inc | Clock duty cycle control technique |
US6750689B2 (en) * | 2001-03-29 | 2004-06-15 | Intel Corporation | Method and apparatus for correcting a clock duty cycle in a clock distribution network |
US20070146011A1 (en) | 2005-12-28 | 2007-06-28 | O'mahony Frank P | Duty cycle adjustment |
US7755404B2 (en) * | 2008-02-05 | 2010-07-13 | Micron Technology, Inc. | Delay locked loop circuit and method |
US7911245B2 (en) * | 2008-10-03 | 2011-03-22 | Micron Technology, Inc. | Multi-phase signal generator and method |
US7940103B2 (en) * | 2009-03-09 | 2011-05-10 | Micron Technology, Inc. | Duty cycle correction systems and methods |
US8139700B2 (en) | 2009-06-26 | 2012-03-20 | International Business Machines Corporation | Dynamic quadrature clock correction for a phase rotator system |
KR101699787B1 (ko) * | 2010-01-05 | 2017-01-26 | 삼성전자주식회사 | 지연동기루프 회로, 이를 포함하는 반도체 장치 및 메모리 시스템 |
KR101051944B1 (ko) * | 2010-05-31 | 2011-07-26 | 주식회사 하이닉스반도체 | 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로 |
KR20120088136A (ko) * | 2011-01-31 | 2012-08-08 | 에스케이하이닉스 주식회사 | 동기 회로 |
US8581650B2 (en) * | 2011-12-19 | 2013-11-12 | SK Hynix Inc. | Duty cycle correction circuit and delay locked loop circuit including the same |
US9124257B2 (en) * | 2011-12-29 | 2015-09-01 | Intel Corporation | Digital clock placement engine apparatus and method with duty cycle correction and quadrature placement |
KR101735497B1 (ko) | 2011-12-30 | 2017-05-15 | 인텔 코포레이션 | 포워딩된 클록 지터 감소 |
US9124250B2 (en) * | 2013-07-30 | 2015-09-01 | Qualcomm Incorporated | Clock doubler including duty cycle correction |
US9413339B2 (en) * | 2013-10-03 | 2016-08-09 | Samsung Display Co., Ltd. | Apparatus and method for offset cancellation in duty cycle corrections |
-
2014
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102055436A (zh) * | 2009-10-30 | 2011-05-11 | 海力士半导体有限公司 | 用于校正时钟信号的占空比的装置和方法 |
US8462906B1 (en) * | 2011-09-15 | 2013-06-11 | Altera Corporation | Apparatus and methods for detection and correction of transmitter duty cycle distortion |
Also Published As
Publication number | Publication date |
---|---|
US20150097603A1 (en) | 2015-04-09 |
CN104518760A (zh) | 2015-04-15 |
EP2858243A1 (en) | 2015-04-08 |
US9413339B2 (en) | 2016-08-09 |
EP2858243B1 (en) | 2019-03-13 |
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