CN104485131B - 电压产生电路和存储器 - Google Patents

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Abstract

一种电压产生电路和存储器，在电压产生电路中，所述第一NMOS管和第一PMOS管并联，第一PMOS管的第一端并适于输入第一电压信号，所述第一PMOS管的第二端适于输出第二电压信号，所述第一NMOS管的第三端适于输入第三电压信号，所述第一PMOS管的第三端适于输入第四电压信号；所述第二PMOS管和第二NMOS管串联，所述控制单元适于控制所述第二PMOS管处于导通状态且所述第二NMOS管处于截止状态，或者控制所述第二PMOS管处于截止状态并输出控制信号至所述第二NMOS管的第三端，所述控制信号为脉冲信号，所述脉冲信号的占空比小于50％。

Description

电压产生电路和存储器
技术领域
本发明涉及一种电压产生电路和存储器。
背景技术
斜坡信号控制电路被广泛的应用于FLASH存储器电路，以控制擦除电压缓慢上升。现有技术存在一种利用NMOS管的斜坡信号控制电路。在NMOS管的栅极施加斜坡信号，NMOS管的源极和漏极中的一端连接电荷泵输出的电压，另一端输出的信号可以随所述斜坡信号变化。但是，由于使用NMOS管传输信号，其输出信号的电压值无法达到与电荷泵输出的电压值相等，输出信号最终稳定在与电荷泵输出的电压相差一个NMOS管阈值电压，这种情况影响了存储器擦除电压的准确性。
发明内容
本发明解决的问题是现有用于存储器的擦除电压准确性差。
为解决上述问题，本发明提供一种电压产生电路，包括：第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、控制单元和第一电容；
所述第一NMOS管的第一端连接所述第一PMOS管的第一端并适于输入第一电压信号，所述第一NMOS管的第二端连接所述第一PMOS管的第二端并适于输出第二电压信号，所述第一NMOS管的第三端适于输入第三电压信号，所述第一PMOS管的第三端适于输入第四电压信号；
所述第二PMOS管的第一端适于输入所述第一电压信号，所述第二PMOS管的第二端连接所述第二NMOS管的第一端和第一电容的一端并适于输出所述第四电压信号；
所述第二NMOS管的第二端和所述第一电容的另一端均接地；
所述控制单元适于在所述第二电压信号的电压值小于电压阈值时，控制所述第二PMOS管处于导通状态且所述第二NMOS管处于截止状态；在所述第二电压信号的电压值大于或等于所述电压阈值时，控制所述第二PMOS管处于截止状态并输出控制信号至所述第二NMOS管的第三端，所述控制信号为脉冲信号，所述脉冲信号的占空比小于50％，所述脉冲信号的脉冲幅度与所述第一电压信号的电压值相等；
所述第一端和第二端中的一个为源极、另一个为漏极，所述第三端为栅极。
可选的，所述第三电压信号包括斜坡信号。
可选的，所述控制单元包括：比较单元、脉冲产生单元和与门电路；
所述比较单元适于在所述第二电压信号的电压值小于所述电压阈值时输出第一低电平信号至第二PMOS管的第三端，在所述第二电压信号的电压值大于或等于所述电压阈值时输出第一高电平信号至第二PMOS管的第三端，所述第一高电平信号的电压值与所述第一电压信号的电压值相等；
所述脉冲产生单元适于产生所述脉冲信号；
所述与门电路适于在所述比较单元输出第一低电平信号时，将所述第一低电平信号与所述脉冲信号及进行与运算处理并将所述运算结果输出至所述第二NMOS管的第三端；在所述比较单元输出第一高电平信号时，将所述第一高电平信号与所述脉冲信号及进行与运算处理并将所述运算结果输出至所述第二NMOS管的第三端。
可选的，所述比较单元包括：分压单元、比较器、电平转换单元；
所述分压单元适于对所述第二电压信号进行分压处理以获得分压电压；
所述比较器适于在所述分压电压小于分压阈值时输出第一低电平信号，在所述分压电压大于或等于所述分压阈值时输出第二高电平信号，所述分压阈值与所述电压阈值相关；
所述电平转换单元适于基于所述第一电压信号升高所述第二高电平信号的电压值以获得所述第一高电平信号。
可选的，所述分压单元包括：至少两个串联的PMOS管。
可选的，所述脉冲产生单元包括：时钟产生器和占空比调节电路；
所述时钟产生器适于输出时钟信号；
所述占空比调节电路适于调节所述时钟信号的占空比以获得所述脉冲信号。
可选的，所述与门电路包括：与非门和反相器；
所述与非门的第一输入端连接所述第二PMOS管的第三端，所述与非门的第二输入端适于输入所述脉冲信号，所述与非门的输出端连接所述反相器的输入端；
所述反相器的输出端连接所述第二NMOS管的第三端。
可选的，所述电压产生电路还包括：电荷泵；
所述电荷泵适于产生所述第一电压信号。
本发明还提供一种存储器包括：存储单元、字线和上述电压产生电路，所述电压产生电路输出第二电压信号至所述字线，所述字线连接所述存储单元。
可选的，所述第二电压信号为所述存储器的擦除电压。
与现有技术相比，本发明的技术方案中的第一NMOS管处于导通状态，第二电压信号的电压值随第三电压信号的电压值升高至与第一电压信号的电压值差一个NMOS管的阈值电压，而后第一PMOS管进入导通状态，第二电压信号的电压值继续随第四电压信号的电压值降低而升高至与第一电压信号的电压值相等，提高了第二电压信号作为存储器擦除电压时的准确度。
附图说明
图1是本发明实施例的电压产生电路结构示意图；
图2是本发明实施例的电压产生电路的相关信号波形示意图；
图3是本发明实施例的脉冲信号波形示意图；
图4是本发明实施例的另一电压产生电路结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图1所示，本发明实施例提供一种电压产生电路，包括：第一NMOS管NM1、第二NMOS管NM2、第一PMOS管PM1、第二PMOS管PM2、控制单元1和第一电容C1。
所述第一NMOS管NM1的第一端连接所述第一PMOS管PM1的第一端并适于输入第一电压信号HV。所述第一NMOS管NM1的第二端连接所述第一PMOS管PM1的第二端并适于输出第二电压信号VEE。所述第一NMOS管NM1的第三端适于输入第三电压信号Vramp1。所述第一PMOS管PM1的第三端适于输入第四电压信号Vramp2。
所述第二PMOS管PM2的第一端适于输入所述第一电压信号HV，所述第二PMOS管PM2的第二端连接所述第二NMOS管NM2的第一端和第一电容C1的一端并适于输出所述第四电压信号Vramp2。所述第二NMOS管NM2的第二端和所述第一电容C1的另一端均接地GND。
所述控制单元1适于在所述第二电压信号VEE的电压值小于电压阈值时，控制所述第二PMOS管PM2处于导通状态且所述第二NMOS管NM2处于截止状态；在所述第二电压信号VEE的电压值大于或等于所述电压阈值时，控制所述第二PMOS管PM2处于截止状态并输出控制信号至所述第二NMOS管NM2的第三端。
所述控制信号为脉冲信号ENHi，所述脉冲信号的占空比小于50％，所述脉冲信号ENHi的脉冲幅度与所述第一电压信号HV的电压值相等。可选的，所述脉冲信号的占空比可以小于或等于10％，例如5％
本实施例所述MOS管的第一端和第二端中的一个为源极、另一个为漏极，所述MOS管的第三端为栅极。
结合图2所示，所述第一电压信号HV可以由电荷泵产生。所述第三电压信号Vramp1包括斜坡信号L1。第二电压信号VEE的电压值在第一时刻t1之前小于电压阈值VREF，在第一时刻t1等于电压阈值VREF，在第一时刻t1之后大于电压阈值VREF。
第二电压信号VEE的电压值小于电压阈值VREF时，控制单元1控制第二PMOS管PM2处于导通状态且第二NMOS管NM2处于截止状态，第一电容C1上的电压由第一电压信号HV迅速拉高，即第四电压信号Vramp2由0V迅速升至与第一电压信号HV的电压值hv相等，使得第一PMOS管PM1处于截止状态。
第二电压信号VEE的电压值大于或等于电压阈值VREF时，控制单元1控制第二PMOS管PM2处于截止状态并输出控制信号至第二NMOS管NM2的第三端；控制信号的脉冲信号ENHi波形请参考图3所示，在控制信号ENHi的控制下第二NMOS管NM2交替处于导通状态和截止状态；由于脉冲信号的占空比小于50％，所以第二NMOS管NM2处于截止状态的时间大于导通状态的时间，第一电容C1上存储的电荷被缓慢的被释放，即第四电压信号Vramp2的电压值由hv开始缓慢下降；第四电压信号Vramp2的电压值降至PMOS管的导通电压时，第一PMOS管PM1由截止状态进入导通状态。
第一NMOS管NM1处于导通状态，第二电压信号VEE的电压值随第三电压信号Vramp1的电压值升高至与第一电压信号HV的电压值hv差一个NMOS管的阈值电压(hv-Vth)时无法再随第三电压信号Vramp1升高。由于本实施例的第一PMOS管会在第二电压信号VEE的电压值大于电压阈值VREF时导通，所以第二电压信号VEE的电压值会继续随第四电压信号Vramp2的电压值降低而升高至与第一电压信号HV的电压值hv相等。
如图4所示，所述控制单元1包括：比较单元11、脉冲产生单元12和与门电路13。
所述比较单元11适于在所述第二电压信号VEE的电压值小于所述电压阈值VREF时输出第一低电平信号至第二PMOS管PM2的第三端(栅极)，在所述第二电压信号VEE的电压值大于或等于所述电压阈值VREF时输出第一高电平信号至第二PMOS管PM2的第三端(栅极)，所述第一高电平信号的电压值与所述第一电压信号HV的电压值相等。
所述脉冲产生单元12适于产生所述脉冲信号。
所述与门电路13适于在所述比较单元11输出第一低电平信号时，将所述第一低电平信号与所述脉冲信号及进行与运算处理并将所述运算结果输出至所述第二NMOS管NM2的第三端(栅极)；在所述比较单元11输出第一高电平信号时，将所述第一高电平信号与所述脉冲信号及进行与运算处理并将所述运算结果输出至所述第二NMOS管NM2的第三端(栅极)。
具体的，所述比较单元11可以包括：分压单元111、比较器112和电平转换单元114。
所述分压单元111适于对所述第二电压信号VEE进行分压处理以获得分压电压Vee。所述分压单元111可以包括：至少两个串联的PMOS管，所述PMOS管的尺寸相同，PMOS管的第三端连接各自的第二端，后一PMOS管的第一端连接前一PMOS管的第二端，第一个PMOS管的第一端适于输入第二电压信号VEE，最后一个PMOS管的第二端接地GND。任一PMOS管的第二端均可以作为分压单元的输出端以输出所述分压电压Vee，所述分压单元的输出端两侧的PMOS管数量决定了所述分压单元进行分压处理时的分压比例。
例如，图4中的分压单元111包括第一分压PMOS管P1、第二分压PMOS管P2和第三分压PMOS管P3，所述第二分压PMOS管P2的第二端作为分压单元的输出端，位于输出端两侧的PMOS管分别为2个和1个，所以，分压电压Vee的电压值为第二电压信号VEE的电压值的1/3。
所述比较器112适于在所述分压电压Vee小于分压阈值Vref时输出第一低电平信号，在所述分压电压Vee大于或等于所述分压阈值Vref时输出第二高电平信号，所述分压阈值Vref与所述电压阈值VREF相关。所述分压阈值Vref可以由电压阈值VREF和分压单元111的分压处理比例决定。
所述电平转换单元114适于基于所述第一电压信号HV升高所述第二高电平信号的电压值以获得所述第一高电平信号。
所述脉冲产生单元12包括：时钟产生器121和占空比调节电路122。所述时钟产生器适于输出时钟信号CLK。所述占空比调节电路适于调节所述时钟信号CLK的占空比以获得所述脉冲信号ENHi。
所述与门电路13包括：与非门131和反相器132。所述与非门131的第一输入端连接所述第二PMOS管PM2的第三端，所述与非门131的第二输入端适于输入所述脉冲信号ENHi，所述与非门的输出端连接所述反相器132的输入端；所述反相器132的输出端连接所述第二NMOS管NM2的第三端。
所述与非门131的第一电源端和第二电源端分别连接第一电压信号HV和地GND。反相器132的第一电源端和第二电源端分别连接第一电压信号HV和地GND。
本发明实施例还提供一种存储器，包括：存储单元、字线和上述实施例的电压产生电路，所述电压产生电路输出第二电压信号VEE至所述字线，所述字线连接所述存储单元。所述第二电压信号可以为所述存储器的擦除电压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种电压产生电路，其特征在于，包括：第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、控制单元和第一电容；
所述第一NMOS管的第一端连接所述第一PMOS管的第一端并适于输入第一电压信号，所述第一NMOS管的第二端连接所述第一PMOS管的第二端并适于输出第二电压信号，所述第一NMOS管的第三端适于输入第三电压信号，所述第一PMOS管的第三端适于输入第四电压信号；
所述第二PMOS管的第一端适于输入所述第一电压信号，所述第二PMOS管的第二端连接所述第二NMOS管的第一端和第一电容的一端并适于输出所述第四电压信号；
所述第二NMOS管的第二端和所述第一电容的另一端均接地；
所述控制单元接收所述第二电压信号；所述控制单元适于在所述第二电压信号的电压值小于电压阈值时，控制所述第二PMOS管处于导通状态且所述第二NMOS管处于截止状态；在所述第二电压信号的电压值大于或等于所述电压阈值时，控制所述第二PMOS管处于截止状态并输出控制信号至所述第二NMOS管的第三端，所述控制信号为脉冲信号，所述脉冲信号的占空比小于50％，所述脉冲信号的脉冲幅度与所述第一电压信号的电压值相等；
所述第一端和第二端中的一个为源极、另一个为漏极，所述第三端为栅极。
2.如权利要求1所述的电压产生电路，其特征在于，所述第三电压信号包括斜坡信号。
3.如权利要求1所述的电压产生电路，其特征在于，所述控制单元包括：比较单元、脉冲产生单元和与门电路；
所述比较单元适于在所述第二电压信号的电压值小于所述电压阈值时输出第一低电平信号至第二PMOS管的第三端，在所述第二电压信号的电压值大于或等于所述电压阈值时输出第一高电平信号至第二PMOS管的第三端，所述第一高电平信号的电压值与所述第一电压信号的电压值相等；
所述脉冲产生单元适于产生所述脉冲信号；
所述与门电路适于在所述比较单元输出第一低电平信号时，将所述第一低电平信号与所述脉冲信号进行与运算处理并将运算结果输出至所述第二NMOS管的第三端；在所述比较单元输出第一高电平信号时，将所述第一高电平信号与所述脉冲信号进行与运算处理并将运算结果输出至所述第二NMOS管的第三端。
4.如权利要求3所述的电压产生电路，其特征在于，所述比较单元包括：分压单元、比较器、电平转换单元；
所述分压单元适于对所述第二电压信号进行分压处理以获得分压电压；
所述比较器适于在所述分压电压小于分压阈值时输出第一低电平信号，在所述分压电压大于或等于所述分压阈值时输出第二高电平信号，所述分压阈值与所述电压阈值相关；
所述电平转换单元适于基于所述第一电压信号升高所述第二高电平信号的电压值以获得所述第一高电平信号。
5.如权利要求4所述的电压产生电路，其特征在于，所述分压单元包括：至少两个串联的PMOS管。
6.如权利要求3所述的电压产生电路，其特征在于，所述脉冲产生单元包括：时钟产生器和占空比调节电路；
所述时钟产生器适于输出时钟信号；
所述占空比调节电路适于调节所述时钟信号的占空比以获得所述脉冲信号。
7.如权利要求3所述的电压产生电路，其特征在于，所述与门电路包括：与非门和反相器；
所述与非门的第一输入端连接所述第二PMOS管的第三端，所述与非门的第二输入端适于输入所述脉冲信号，所述与非门的输出端连接所述反相器的输入端；
所述反相器的输出端连接所述第二NMOS管的第三端。
8.如权利要求1所述的电压产生电路，其特征在于，还包括：电荷泵；
所述电荷泵适于产生所述第一电压信号。
9.一种存储器，其特征在于，包括：存储单元、字线和权利要求1至8任一权利要求所述的电压产生电路，所述电压产生电路输出第二电压信号至所述字线，所述字线连接所述存储单元。
10.如权利要求9所述的存储器，其特征在于，所述第二电压信号为所述存储器的擦除电压。
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