CN105446406B - 应用于芯片内的分压电路 - Google Patents

Abstract

本发明公开了一种应用于芯片内的分压电路，其包括：串联于输入电源电压端和接地端的第一分压单元和第二分压单元，第一分压单元和第二分压单元的中间连接节点作为分压输出端，每个分压单元至少包括一个分压基本器件，分压基本器件包括第一晶体管和第二晶体管，第一晶体管的源极与第二晶体管的栅极相连，第二晶体管的源极与第一晶体管的栅极相连，第一晶体管的漏极与第二晶体管的漏极相连，第一晶体管的源极为分压基本器件的第一连接端，第二晶体管的源极为分压基本器件的第二连接端，电流从分压基本器件的第一连接端流动至分压基本器件的第二连接端。与现有技术相比，本发明不采用电阻串联的方式进行分压，占用芯片面积较小，功耗较低。

Description

应用于芯片内的分压电路

【技术领域】

本发明涉及一种电路设计领域，尤其涉及应用于芯片内的新型的分压电路。

【背景技术】

通常集成电路中采用电阻串联，构成电压分压电路，如图1所示。所述分压电路包括串联于输入电源电压端VIN和接地端的第一电阻R1和第二电阻R2，但是其消耗的芯片面积较大，即导致生产成本较高。此外，有些工艺中提供高阻值多晶硅电阻选项，虽然与普通的多晶硅电阻相比，面积有所减小，但是还需要额外的光刻步骤，也会增加成本，原因是集成电路成本一般正比于光刻步骤。近年来，特别随着便携式设备流行，它们大多数以锂电池供电，低功耗设计变得越来越重要。功耗越低，可以延长锂电池待机时间。这样需要采用分压电路设计的情况，希望分压电路消耗的功耗很低。对图1的电阻分压而言，希望其功耗低，则需要很大的电阻值，进一步需要很大的芯片面积。

因为，有必要提出一种改进的方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种应用于芯片内的分压电路，其不采用电阻串联的方式进行分压，其无需额外的光刻步骤、占用芯片面积较小，功耗较低。

为实现上述目的，本发明提供一种，应用于芯片内的分压电路，其包括：串联于输入电源电压端和接地端的第一分压单元和第二分压单元，第一分压单元和第二分压单元的中间连接节点作为分压输出端。每个分压单元至少包括一个分压基本器件，所述分压基本器件包括第一晶体管和第二晶体管，第一晶体管的源极与第二晶体管的栅极相连，第二晶体管的源极与第一晶体管的栅极相连，第一晶体管的漏极与第二晶体管的漏极相连，第一晶体管的源极为所述分压基本器件的第一连接端，第二晶体管的源极为所述分压基本器件的第二连接端，电流从所述分压基本器件的第一连接端流动至所述分压基本器件的第二连接端。

进一步的，所述分压基本器件的第一晶体管和第二晶体管的衬体端与其源极相连。

进一步的，每个分压单元包括多个并联或串联的分压基本器件。

进一步的，第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管。

进一步的，所述分压基本器件的第一晶体管的尺寸等于第二晶体管的尺寸。

进一步的，第一晶体管的长度为200微米，宽度为0.6微米。

与现有技术相比，本发明中的分压电路中采用新型的分压基本器件进行分压，该分压基本器件包括第一晶体管和第二晶体管，第一晶体管的源极与第二晶体管的栅极相连，第二晶体管的源极与第一晶体管的栅极相连，第一晶体管的漏极与第二晶体管的漏极相连，第一晶体管的源极为该分压基本器件的第一连接端，第二晶体管的源极为该分压基本器件的第二连接端，电流从该分压基本器件的第一连接端流动至该分压基本器件的第二连接端。本发明中的分压方案具有如下优点：无需额外的光刻步骤、占用芯片面积较小，功耗较低。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有技术中的分压电路的电路示意图；

图2为本发明中的分压电路在一个实施例中的电路示意图；

图3为图2中的分压电路在仿真器中得到的电流消耗波形和输出电压波形的示意图。

【具体实施方式】

本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本发明的目的，由于熟知的方法和程序已经容易理解，因此它们并未被详细描述。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。

图2为本发明中的分压电路在一个实施例中的电路示意图，其中该分压电路应用于芯片中。所述分压电路包括串联于输入电源电压端VIN和接地端的第一分压单元210和第二分压单元220。第一分压单元210和第二分压单元220的中间连接节点作为分压输出端VO。

在图2中，第一分压单元210包括一个分压基本器件，第二分压单元220也包括一个分压基本器件。每个分压基本器件包括第一晶体管和第二晶体管，其中第一分压单元210中的第一晶体管为PMOS晶体管MP2、第二晶体管为NMOS晶体管MN2，第二分压单元220中的第一晶体管为PMOS晶体管MP1、第二晶体管为NMOS晶体管MN1。第一晶体管的源极与第二晶体管的栅极相连，第二晶体管的源极与第一晶体管的栅极相连，第一晶体管的漏极与第二晶体管的漏极相连。第一晶体管的源极为该分压基本器件的第一连接端(或称之为正连接端)，第二晶体管的源极为该分压基本器件的第二连接端(或称之为负连接端)，电流从该分压基本器件的第一连接端流动至该分压基本器件的第二连接端，也就是说，该分压基本器件的第一连接端连接的电压应该高于该分压基本器件的第二连接端所连接的电压。所述分压基本器件的第一晶体管和第二晶体管的衬体端与其源极相连。

图2给出的分压电路的分压比例为1/2，即VO＝VIN*1/2，其中VO也表示输出电压，VIN也表示输入电压。

所述分压基本器件的第一晶体管的尺寸等于第二晶体管的尺寸。

图3为图2中的分压电路在仿真器中得到的电流消耗波形和输出电压波形的示意图。波形图310是分压电路的电流消耗波形(即其值由纵坐标所示)，波形图320是输出电压VO的波形(即其值由纵坐标所示)，横坐标是输入电压VIN。从波形图320可以看出输出电压VO等于输入电压VIN的1/2。波形图310显示，当输入电压VIN等于5V时，分压电路的消耗电流为70.04nA。

设计所需的第二晶体管MN1的长度为200微米，宽度为0.6微米，第二晶体管MN2的长度为200微米，宽度为0.6微米，第一晶体管MP1的长度为200微米，宽度为0.6微米，第一晶体管MP2的长度为200微米，宽度为0.6微米，即所需的器件总长度为200微米+200微米+200微米+200微米＝800微米。如果要实现70.04nA的电流消耗，则需要电阻值为5V/70.04nA＝71.39M欧姆。如果以高阻值多晶硅电阻实现，对于0.6微米工艺，方块阻值为1K欧姆每方块，则需要71.39M欧姆/(1K欧姆/方块)＝71390方块。需要的总长度为71390方块*0.6微米＝42834微米。此值大于采用本发明中的800微米，因此需要占用更多芯片面积。如果节省光刻步骤，采用常规的栅极材料形成的低阻值多晶硅电阻，则需要更多芯片面积。常规的栅极材料形成的低阻值多晶硅电阻的方块阻值一般为10欧姆/方块～50欧姆/方块，远小于高阻值多晶硅电阻的方块阻值。

在其他的实施例中，可以将多个分压基本器件进行并联和/或串联形成第一分压单元210或第二分压单元220，从而实现1/3，1/4，1/5等各种分压比例。比如，可以将两个分压基本器件串联在一起形成第二分压单元220，此时输出电压VO就是输入电压VIN的1/3。

本发明中的“连接”、“相连”或“相接”等表示电性连接的词语都表示电性的间接或直接连接。上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (6)

1.一种应用于芯片内的分压电路，其包括串联于输入电源电压端和接地端的第一分压单元和第二分压单元，第一分压单元和第二分压单元的中间连接节点作为分压输出端，其特征在于：

每个分压单元至少包括一个分压基本器件，所述分压基本器件包括第一晶体管和第二晶体管，第一晶体管的源极与第二晶体管的栅极相连，第二晶体管的源极与第一晶体管的栅极相连，第一晶体管的漏极与第二晶体管的漏极相连，第一晶体管的源极为所述分压基本器件的第一连接端，第二晶体管的源极为所述分压基本器件的第二连接端，电流从所述分压基本器件的第一连接端流动至所述分压基本器件的第二连接端。

2.根据权利要求1所述的分压电路，其特征在于：所述分压基本器件的第一晶体管和第二晶体管的衬体端与其源极相连。

3.根据权利要求1所述的分压电路，其特征在于：每个分压单元包括多个并联或串联的分压基本器件。

4.根据权利要求1所述的分压电路，其特征在于：第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管。

5.根据权利要求1所述的分压电路，其特征在于：所述分压基本器件的第一晶体管的尺寸等于第二晶体管的尺寸。

6.根据权利要求5所述的分压电路，其特征在于：第一晶体管的长度为200微米，宽度为0.6微米。