CN104465545A - 半导体封装件及其制造方法 - Google Patents

半导体封装件及其制造方法 Download PDF

Info

Publication number
CN104465545A
CN104465545A CN201410647623.8A CN201410647623A CN104465545A CN 104465545 A CN104465545 A CN 104465545A CN 201410647623 A CN201410647623 A CN 201410647623A CN 104465545 A CN104465545 A CN 104465545A
Authority
CN
China
Prior art keywords
projection
depression
substrate
fine structure
encapsulating component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410647623.8A
Other languages
English (en)
Inventor
王玉传
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Original Assignee
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Semiconductor China R&D Co Ltd, Samsung Electronics Co Ltd filed Critical Samsung Semiconductor China R&D Co Ltd
Priority to CN201410647623.8A priority Critical patent/CN104465545A/zh
Publication of CN104465545A publication Critical patent/CN104465545A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

提供了一种半导体封装件及其制造方法。该半导体封装件包括：基板，具有第一表面和与第一表面相对的第二表面；半导体芯片，安装于基板的第一表面上；以及包封构件，包封半导体芯片，并包括形成有微细结构的外表面，微细结构具有微米级别的尺寸，其中，微细结构包括突起和与突起相邻地设置的凹陷。

Description

半导体封装件及其制造方法
技术领域
本发明涉及一种半导体封装件及其制造方法，更具体地涉及一种包封构件具有设置在其外表面上的微细结构的半导体封装件及其制造方法。
背景技术
半导体封装件通常包括芯片和包封并保护芯片的包封构件，例如环氧模塑料(EMC)。传统的环氧模塑料包括固化的环氧树脂和诸如氧化硅的填充料。随着芯片的功能越来越强大，对半导体封装件的散热的要求越来越高，然而传统的环氧模塑料的散热能力受到限制。
传统的环氧模塑料可能具有平面的(例如，平坦光滑的)结构，散热能力有限。此外，大型的半导体封装件可能具有设置在包封构件表面上的金属盖以改善散热，然而，金属盖的使用使得半导体封装件的厚度增大，并使得工艺复杂化且成本提高。
发明内容
本发明的一个目的在于提供一种具有提高的散热能力的半导体封装件及其制造方法。
本发明的另一目的在于提供一种具有提高的散热能力并且其包封构件在固化之后即具有标记作用的半导体封装件及其制造方法。
本发明的又一目的在于提供一种厚度不会增加的半导体封装件及其制造方法。
本发明的再一目的在于提供一种制造工艺简化并且制造成本降低的半导体封装件及其制造方法。
根据本发明的半导体封装件包括：基板，具有第一表面和与第一表面相对的第二表面；半导体芯片，安装于基板的第一表面上；以及包封构件，包封半导体芯片，并包括形成有微细结构的外表面，微细结构具有微米级别的尺寸，其中，微细结构包括突起和与突起相邻地设置的凹陷。
根据本发明的一方面，包封构件的外表面包括基本上面对基板的第一表面的上表面和将包封构件的上表面连接到基板的第一表面的侧表面，包封构件的上表面和侧表面中的至少一者形成有微细结构。
根据本发明的一方面，微细结构包括交替地布置的多个突起和多个凹陷。
根据本发明的一方面，突起和凹陷中的每个具有棱柱、棱锥、棱台、圆柱、圆锥、圆台或不规则立体形状。
根据本发明的一方面，每个突起具有0.25至40的高宽比，每个凹陷具有0.25至40的深宽比。
根据本发明的一方面，突起具有20μm-80μm的高度，凹陷具有20μm-80μm的深度，凹陷具有2μm-10μm的宽度，突起包括位于上表面的中心区域的突起和位于上表面的中心区域周边的多个突起，位于上表面的中心区域的突起具有20μm-80μm的宽度，位于上表面的中心区域周边的多个突起中的每个具有2μm-10μm的宽度，位于上表面的中心区域的突起用作标记图案。
根据本发明的一方面，突起具有20μm-80μm的高度，凹陷具有20μm-80μm的深度，突起具有2μm-10μm的宽度，凹陷包括位于上表面的中心区域的凹陷和位于上表面的中心区域周边的多个凹陷，位于上表面的中心区域的凹陷具有20μm-80μm的宽度，位于上表面的中心区域周边的多个凹陷中的每个具有2μm-10μm的宽度，位于上表面的中心区域的凹陷用作标记图案。
根据本发明的一方面，所述半导体封装件还包括设置在基板的第二表面上的外部连接端子。
根据本发明的半导体封装件的制造方法包括：提供具有第一表面和与第一表面相对的第二表面的基板；将半导体芯片安装于基板的第一表面上；将其上安装有半导体芯片的基板置于模具中；将包封构件前体施用到基板的第一表面和半导体芯片上以包封半导体芯片，并在包封构件前体的上表面上按压模塑带，其中，模塑带的按压包封构件前体的上表面的表面形成有微细结构，模塑带的微细结构具有微米级别的尺寸并包括凹陷和与凹陷相邻地设置的突起；将包封构件前体在预定的固化温度下保持预定的时间，使得包封构件前体固化以形成包封构件，包封构件包括形成有微细结构的上表面，包封构件的微细结构具有微米级别的尺寸并包括突起和与突起相邻地设置的凹陷；以及去除模具和模塑带。
根据本发明的一方面，模塑带的微细结构包括交替地布置的多个突起和多个凹陷。
根据本发明的一方面，模塑带的微细结构的突起和凹陷中的每个具有棱柱、棱锥、棱台、圆柱、圆锥、圆台或不规则立体形状。
根据本发明的一方面，模塑带的微细结构的每个突起具有0.25至40的高宽比，模塑带的微细结构的每个凹陷具有0.25至40的深宽比。
根据本发明的一方面，包封构件的微细结构的突起具有20μm-80μm的高度，包封构件的微细结构的凹陷具有20μm-80μm的深度，包封构件的微细结构的凹陷具有2μm-10μm的宽度，包封构件的微细结构的突起包括位于上表面的中心区域的突起和位于上表面的中心区域周边的多个突起，位于上表面的中心区域的突起具有20μm-80μm的宽度，位于上表面的中心区域周边的多个突起中的每个具有2μm-10μm的宽度，位于上表面的中心区域的突起用作标记图案。
根据本发明的一方面，包封构件的微细结构的突起具有20μm-80μm的高度，包封构件的微细结构的凹陷具有20μm-80μm的深度，包封构件的微细结构的突起具有2μm-10μm的宽度，包封构件的微细结构的凹陷包括位于上表面的中心区域的凹陷和位于上表面的中心区域周边的多个凹陷，位于上表面的中心区域的凹陷具有20μm-80μm的宽度，位于上表面的中心区域周边的多个凹陷中的每个具有2μm-10μm的宽度，位于上表面的中心区域的凹陷用作标记图案。
根据本发明的一方面，所述方法还包括在基板的第二表面上设置外部连接端子。
附图说明
通过下面结合附图对实施例的描述，本发明的以上和/或其它方面和优点将变得清楚且更容易理解，在附图中：
图1是示出根据本发明示例性实施例的半导体封装件的示意性剖视图。
图2是示出根据本发明示例性实施例的半导体封装件中包括的包封构件的局部放大剖视图。
图3是示出根据本发明示例性实施例的半导体封装件中包括的包封构件的示意性俯视图。
图4和图5是示出制造根据本发明示例性实施例的半导体封装件的方法的示意性剖视图。
具体实施方式
在下文中，将参照附图来更充分地描述本发明，在附图中示出了本发明的实施例。本发明可以以许多不同的方式来实施，而不应该被理解为局限于这里阐述的实施例。在附图中，为了清晰起见，可夸大层和区域的尺寸。
图1是示出根据本发明示例性实施例的半导体封装件的示意性剖视图。图2是示出根据本发明示例性实施例的半导体封装件中包括的包封构件的局部放大剖视图。图3是示出根据本发明示例性实施例的半导体封装件中包括的包封构件的示意性俯视图。参照图1、图2和图3，根据本发明示例性实施例的半导体封装件1000包括基板1100、安装在基板1100上的半导体芯片1200以及包封半导体芯片1200的包封构件1300，包封构件1300包括形成有微细结构的外表面。微细结构具有微米级别(例如，1μm-100μm)的尺寸，例如，微米级别的高度、深度、宽度、长度、厚度、跨度等。
基板1100可以是印刷电路板(PCB)。基板1100具有第一表面(例如，上表面)1110和与第一表面1110相对(或背对第一表面1110)的第二表面(例如，下表面)1120。基板1100可包括设置在第一表面1110上的第一焊盘(未示出)、设置在第二表面1120上的第二焊盘(未示出)以及设置在基板1100的内部以将第一焊盘与第二焊盘电连接的内部引线。
半导体芯片1200具有主动面和与主动面相对(或背对主动面)的非主动面。半导体芯片1200可正装于基板1100上(更具体地，基板1100的第一表面1110上)，或者可倒装于基板1100上(更具体地，基板1100的第一表面1110上)。在半导体芯片1200正装于基板1100上的情况下，半导体芯片1200的非主动面(即，面对基板1100的表面)可通过芯片粘附膜固定在基板1100的芯片支撑部上，半导体芯片1200的主动面(即，背对基板1100的表面)可通过键合线电连接到基板1100的第一表面1110上的第一焊盘，第一焊盘可通过基板1100内部的引线电连接到基板1100的第二表面1120上的第二焊盘。在半导体芯片1200倒装于基板1100上的情况下，半导体芯片1200的主动面(即，面对基板1100的表面)可通过凸块(bump)安装在基板1100的第一表面1110上的第一焊盘上并电连接到基板1100的第一表面1110上的第一焊盘，第一焊盘可通过基板1100内部的引线电连接到基板1100的第二表面1120上的第二焊盘，半导体芯片1200的非主动面可背对基板1100的第一表面1110。半导体芯片1200在基板1100上的安装形式不限于正装或倒装。
虽然图1中示出了一个半导体芯片1200，但是半导体芯片可以是多个，例如层叠的多个半导体芯片。
包封构件1300包封半导体芯片1200，以保护半导体芯片1200不受外界环境或外部冲击的影响。包封构件1300还可包封基板1100的其上安装有半导体芯片1200的第一表面1110的至少一部分。在一个实施例中，包封构件1300包封半导体芯片1200以及第一表面1110的全部。包封构件1300可以是固化的环氧模塑料，固化的环氧模塑料包括例如固化的环氧树脂和诸如氧化硅的填充料。
包封构件1300具有外表面，包括基本上(总体上)面对基板1100的第一表面1110的上表面1301和与基板1100的第一表面1110邻接的侧表面1302。也就是说，包封构件1300的侧表面1302将包封构件1300的上表面1301连接到基板1100的第一表面1110。包封构件1300的上表面1301可以基本上(总体上)平行于基板1100的第一表面1110，包封构件1300的侧表面1302可以基本上垂直于基板1100的第一表面1110。
参照图1、图2和图3，包封构件1300的上表面1301形成有微细结构1310。微细结构1310包括突起1311和与突起1311相邻地设置的凹陷1312。多个突起1311可以与多个凹陷1312交替地布置。更具体地，两个凹陷1312可以设置在一个突起1311的两侧，两个突起1311可以设置在一个凹陷1312的两侧。虽然图1、图2和图3中示出的突起和凹陷的数量可能不一致，但图1、图2和图3仅仅是示意性的，它们示出了包括突起1311和与突起1311相邻地设置的凹陷1312的微细结构1310。
参照图2，微细结构1310包括沿着一个方向(例如，包封构件1300的长度或宽度方向(从右至左))依次布置的突起1311、凹陷1312、突起1311、凹陷1312、突起1311、凹陷1312、突起1311、凹陷1312、突起1311、凹陷1312、突起1311、凹陷1312、突起1311、凹陷1312、突起1311。这里，突起1311的外侧表面与包封构件1300的侧表面1302共面。然而，本发明不限于此，例如，凹陷的边缘可以与包封构件1300的侧表面1302邻接。
参照图2和图3，突起1311和凹陷1312可具有棱柱的形状。然而，突起和凹陷的形状不限于此，例如，突起和凹陷可以独立地具有棱锥、棱台、圆柱、圆锥、圆台、不规则立体结构等形状。
突起1311可具有0.25至40的高宽比，凹陷1312可具有0.25至40的深宽比。更具体地，突起1311可具有5至10的高宽比，凹陷1312可具有5至10的深宽比。0.25至40的高宽比可以使得包封构件1300的上表面1301具有优化(例如，最大化)的表面积以有利于散热，同时考虑到了相关制造工艺(例如，纳米压印)的局限性。包封构件1300的上表面1301可以包括突起1311的顶表面和侧表面以及凹陷1312的底表面和侧表面。
多个突起1311中的每个可具有20μm-80μm(例如，50μm)的高度h，多个凹陷1312中的每个可具有20μm-80μm(例如，50μm)的深度d。多个突起1311和多个凹陷1312的高度h或深度d可以相同或者不同。
多个凹陷1312中的每个可具有2μm-10μm(例如，5μm)的宽度w2。
参照图2，突起1311包括位于上表面1301的中心区域的突起1311和位于上表面1301的中心区域周边(例如，边缘区域)的多个突起1311。位于上表面1301的中心区域的突起1311可具有20μm-80μm(例如，50μm)的宽度w3。位于上表面1301的中心区域周边(例如，边缘区域)的多个突起1311中的每个可具有2μm-10μm(例如，5μm)的宽度w1。
这里，位于上表面1301的中心区域的突起1311可用作标记(mark)图案(见图3)。
虽然图2和图3示出了位于上表面1301的中心区域的突起1311用作标记图案，但是本发明不限于此，位于上表面1301的中心区域的凹陷可以用做标记图案。即，凹陷包括位于上表面的中心区域的凹陷和位于上表面的中心区域周边(例如，边缘区域)的多个凹陷。突起均可具有2μm-10μm的宽度。位于上表面的中心区域的凹陷可具有20μm-80μm(例如，50μm)的宽度。位于上表面的中心区域周边(例如，边缘区域)的多个凹陷中的每个可具有2μm-10μm(例如，5μm)的宽度。
虽然上面描述了包封构件1300的上表面1301形成有微细结构1310，但是本发明不限于此，例如，包封构件1300的侧表面1302可形成有微细结构。也就是说，包封构件1300的上表面和侧表面中的至少一者可形成有微细结构。
根据本发明示例性实施例的半导体封装件1000包括其外表面形成有微细结构1310的包封构件1300，从而与具有平面的(例如，平坦光滑的)结构的传统包封构件相比，包封构件1300的外表面的表面积增大(例如，表面积增大到5-10倍以上)，从而有利于散热。
此外，根据本发明示例性实施例的半导体封装件1000借由其外表面形成有微细结构1310的包封构件1300来强化散热，而没有在包封构件1300上设置另外的散热构件(例如，金属盖)，因此根据本发明示例性实施例的半导体封装件1000的厚度不会增加。
根据本发明示例性实施例的半导体封装件1000还可包括设置在基板1100的第二表面1120上的外部连接端子1400。外部连接端子1400可设置在基板1100的第二表面1120上的第二焊盘上。因此，半导体芯片1200可通过基板1100电连接到设置在基板1100的第二表面1120上的外部连接端子1400，具体地，可通过基板1100的第一焊盘、内部引线和第二焊盘电连接到外部连接端子1400。外部连接端子1400可以是焊球。
根据本发明示例性实施例的半导体封装件1000也可以不包括外部连接端子1400。
图4和图5是示出制造根据本发明示例性实施例的半导体封装件1000的方法的示意性剖视图。在下文中将参照图4、图5、图1和图2描述制造根据本发明示例性实施例的半导体封装件1000的方法。
参照图4，提供基板1100，并将半导体芯片1200安装在基板1100上。基板1100可以是印刷电路板(PCB)。可以将半导体芯片1200正装或倒装于基板1100上。将半导体芯片1200安装在基板1100上的工艺可以是已知的，因此在这里不再赘述。
然后，可将其上安装有半导体芯片1200的基板1100置于模具(未示出)中。
然后，可将包封构件前体1300a施用到半导体芯片1200和基板1100的其上安装有半导体芯片1200的第一表面1110。包封构件前体1300a可包括未固化的环氧模塑料，未固化的环氧模塑料可包括例如未固化的环氧树脂和诸如氧化硅的填充料。
同时，在包封构件前体1300a的上表面1301a上按压模塑带(mold tape)2000。模塑带2000具有与将要形成的包封构件1300的微细结构1310匹配的微细结构2100，并且模塑带2000的具有微细结构2100的表面按压包封构件前体1300a的上表面1301a。更具体地讲，模塑带2000的微细结构2100包括与微细结构1310的突起1311匹配的凹陷和与微细结构1310的凹陷1312匹配的突起。可通过纳米压印技术制造模塑带2000。
然后，可以将包封构件前体1300a在预定的固化温度下保持预定的时间，使得包封构件前体1300a固化以形成包封构件1300。然后，可以去除模具和模塑带2000。
然后，可以在基板1100的第二表面1120上设置外部连接端子1400。在基板1100的第二表面1120上设置外部连接端子1400的工艺可以是已知的，因此在这里不再赘述。由此，完成半导体封装件1000的制造。在半导体封装件1000不包括外部连接端子1400的情况下，去除模具和模塑带2000之后即完成了半导体封装件1000的制造。
在同时制造多个半导体封装件1000的情况下，半导体封装件1000的制造方法还可包括将其上设置有多个半导体芯片的基板分割开的分割(singulation)步骤。
如上所述，在位于上表面1301的中心区域的突起1311用作标记图案的情况下，可以省略传统的半导体封装工艺中在模塑步骤与设置外部连接端子的步骤之间的标记(marking)步骤。也就是说，在制造根据本发明示例性实施例的半导体封装件1000的方法中，模塑步骤和标记步骤可以同时执行，从而简化了制造工艺并降低了制造成本。
此外，制造根据本发明示例性实施例的半导体封装件1000的方法不包括另外的散热构件(例如，金属盖)的使用，因此与使用另外的散热构件(例如，金属盖)的半导体封装件的制造工艺相比，简化了制造工艺并降低了制造成本。
虽然参照本发明的示例性实施例具体示出并描述了本发明，但是本领域技术人员应该理解，在不脱离本发明的精神和范围的情况下，可做出形式上和细节上的各种改变。

Claims (10)

1.一种半导体封装件，其特征在于，所述半导体封装件包括：
基板，具有第一表面和与第一表面相对的第二表面；
半导体芯片，安装于基板的第一表面上；以及
包封构件，包封半导体芯片，并包括形成有微细结构的外表面，微细结构具有微米级别的尺寸，
其中，微细结构包括突起和与突起相邻地设置的凹陷。
2.根据权利要求1所述的半导体封装件，其特征在于，包封构件的外表面包括基本上面对基板的第一表面的上表面和将包封构件的上表面连接到基板的第一表面的侧表面，包封构件的上表面和侧表面中的至少一者形成有微细结构。
3.根据权利要求2所述的半导体封装件，其特征在于，微细结构包括交替地布置的多个突起和多个凹陷。
4.根据权利要求3所述的半导体封装件，其特征在于，突起和凹陷中的每个具有棱柱、棱锥、棱台、圆柱、圆锥、圆台或不规则立体形状。
5.根据权利要求3所述的半导体封装件，其特征在于，每个突起具有0.25至40的高宽比，每个凹陷具有0.25至40的深宽比。
6.根据权利要求3所述的半导体封装件，其特征在于，突起具有20μm-80μm的高度，凹陷具有20μm-80μm的深度，
凹陷具有2μm-10μm的宽度，
突起包括位于上表面的中心区域的突起和位于上表面的中心区域周边的多个突起，位于上表面的中心区域的突起具有20μm-80μm的宽度，位于上表面的中心区域周边的多个突起中的每个具有2μm-10μm的宽度，
位于上表面的中心区域的突起用作标记图案。
7.根据权利要求3所述的半导体封装件，其特征在于，突起具有20μm-80μm的高度，凹陷具有20μm-80μm的深度，
突起具有2μm-10μm的宽度，
凹陷包括位于上表面的中心区域的凹陷和位于上表面的中心区域周边的多个凹陷，位于上表面的中心区域的凹陷具有20μm-80μm的宽度，位于上表面的中心区域周边的多个凹陷中的每个具有2μm-10μm的宽度，
位于上表面的中心区域的凹陷用作标记图案。
8.根据权利要求1所述的半导体封装件，其特征在于，所述半导体封装件还包括设置在基板的第二表面上的外部连接端子。
9.一种半导体封装件的制造方法，其特征在于，所述方法包括：
提供具有第一表面和与第一表面相对的第二表面的基板；
将半导体芯片安装于基板的第一表面上；
将其上安装有半导体芯片的基板置于模具中；
将包封构件前体施用到基板的第一表面和半导体芯片上以包封半导体芯片，并在包封构件前体的上表面上按压模塑带，其中，模塑带的按压包封构件前体的上表面的表面形成有微细结构，模塑带的微细结构具有微米级别的尺寸并包括凹陷和与凹陷相邻地设置的突起；
将包封构件前体在预定的固化温度下保持预定的时间，使得包封构件前体固化以形成包封构件，包封构件包括形成有微细结构的上表面，包封构件的微细结构具有微米级别的尺寸并包括突起和与突起相邻地设置的凹陷；以及
去除模具和模塑带。
10.根据权利要求9所述的制造方法，其特征在于，模塑带的微细结构包括交替地布置的多个突起和多个凹陷。
CN201410647623.8A 2014-11-14 2014-11-14 半导体封装件及其制造方法 Pending CN104465545A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410647623.8A CN104465545A (zh) 2014-11-14 2014-11-14 半导体封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410647623.8A CN104465545A (zh) 2014-11-14 2014-11-14 半导体封装件及其制造方法

Publications (1)

Publication Number Publication Date
CN104465545A true CN104465545A (zh) 2015-03-25

Family

ID=52911370

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410647623.8A Pending CN104465545A (zh) 2014-11-14 2014-11-14 半导体封装件及其制造方法

Country Status (1)

Country Link
CN (1) CN104465545A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328559A (zh) * 2015-06-30 2017-01-11 三星电机株式会社 制造半导体封装模块的设备和方法
CN109215935A (zh) * 2017-07-04 2019-01-15 三星电机株式会社 多层磁珠以及具有该多层磁珠的板和系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10229146A (ja) * 1997-02-17 1998-08-25 Seiko Epson Corp 半導体装置
JP2002329815A (ja) * 2001-05-01 2002-11-15 Sony Corp 半導体装置と、その製造方法、及びその製造装置
JP2011222706A (ja) * 2010-04-08 2011-11-04 Canon Inc 半導体パッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10229146A (ja) * 1997-02-17 1998-08-25 Seiko Epson Corp 半導体装置
JP2002329815A (ja) * 2001-05-01 2002-11-15 Sony Corp 半導体装置と、その製造方法、及びその製造装置
JP2011222706A (ja) * 2010-04-08 2011-11-04 Canon Inc 半導体パッケージ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328559A (zh) * 2015-06-30 2017-01-11 三星电机株式会社 制造半导体封装模块的设备和方法
CN109215935A (zh) * 2017-07-04 2019-01-15 三星电机株式会社 多层磁珠以及具有该多层磁珠的板和系统

Similar Documents

Publication Publication Date Title
US20240088059A1 (en) Semiconductor device having emi shielding structure and related methods
US10008480B2 (en) Package-on-package structure with through molding via
KR101297015B1 (ko) 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지
CN104584209B (zh) 薄型衬底PoP结构
KR101056747B1 (ko) 반도체 패키지 및 그 제조 방법
CN204424252U (zh) 半导体芯片的包埋式板级封装结构
US9978918B2 (en) Method for producing an optoelectronic device
US20070065653A1 (en) Substrate sheet material for a semiconductor device and a manufacturing method thereof, a molding method using a substrate sheet material, a manufacturing method of semiconductor devices
US20090236726A1 (en) Package-on-package semiconductor structure
CN104458101A (zh) 侧通气压力传感器装置
CN104658987B (zh) 半导体器件及其制造方法
KR101352233B1 (ko) 반도체 패키지 및 그 제조방법
TWI445139B (zh) 晶片封裝結構、晶片封裝模具與晶片封裝製程
CN101101881A (zh) 散热型封装结构及其制法
CN104465545A (zh) 半导体封装件及其制造方法
US20140291822A1 (en) Integrated circuit package
JP5579982B2 (ja) 半導体装置の中間構造体及び中間構造体の製造方法
US7999197B1 (en) Dual sided electronic module
CN108400218B (zh) 一种基于csp型式的led封装方法
US8164200B2 (en) Stack semiconductor package and method for manufacturing the same
CN211125639U (zh) 电子装置
TW201824404A (zh) 一種無基板半導體封裝製造方法
CN104051373B (zh) 散热结构及半导体封装件的制法
KR101088087B1 (ko) 반도체 패키지용 히트슬러그 및 이를 이용한 반도체 패키지의 제조방법
TWI751394B (zh) 預成型載板及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150325