CN104465493B - 一种自对准接触孔刻蚀工艺方法 - Google Patents

Abstract

本发明提供了一种自对准接触孔刻蚀工艺方法，包括以下步骤：提供衬底，在所述衬底上从下至上依次形成有栅堆叠、保护层和层间介质层，在所述衬底内部、栅堆叠之间形成有源漏区；对层间介质层进行刻蚀形成接触孔的上半部分，至栅堆叠顶部上方的保护层停止；采用沉积与刻蚀循环的方法刻蚀栅堆叠之间的层间介质层形成接触孔的下半部分,停止在源漏区上方的保护层上；采用沉积与刻蚀循环的方法刻蚀源漏区上方的保护层形成接触孔的底部,停止在衬底的源漏区上。本发明通过采用沉积和刻蚀循环的方法，增加了刻蚀过程对栅堆叠侧壁的保护，减少了刻蚀对栅堆叠侧壁的损伤，降低了漏电风险。

Description

一种自对准接触孔刻蚀工艺方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种自对准接触孔刻蚀工艺方法。

背景技术

在深亚微米集成电路制造中，随着特征尺寸的逐渐变小，MOS器件之间的间距也越来越窄，这样就会面临MOS器件连接工艺的难度随之剧烈增加。在不使用更先进光刻机台来定义更小的特征尺寸的情况下，自对准接触通孔刻蚀工艺(SAC:Self-aligned Contact)应运而生，此工艺的产生减小了在特征尺寸变小的情况下光刻机台的工艺局限。

自对准接触通孔刻蚀工艺通常的结构是(从上至下):光阻(PR:Photo Resist)、含磷或硼的二氧化硅(PSG或BPSG)、氮化硅保护层(Si3N4Spacer:保护Gate的侧壁)、有源区。

SAC工艺所面临的挑战是:1.PSG刻蚀过程中PSG对Si3N4的选择比。一定要保证栅侧壁保护层尽可能损失的少，否则会引起后续金属连接层和栅极的短路，形成漏电流;2.SAC刻蚀最终要将介质刻蚀干净，否则会引起电路的开路;并保证有源区Si损失尽可能少，否则就可能导致有源区的失效。

目前SAC刻蚀一般采用干法等离子刻蚀的方法来形成接触孔，这种刻蚀方法需分别对PSG和SiN进行刻蚀。但在刻蚀过程中会损伤到栅极侧壁和顶部的SiN保护层，因此需要提高刻蚀对SiN的选择比，当前常用的方法为采用含CxFy的气体（C4F8，CH2F2或C4F6）等离子下形成聚合物来钝化侧壁，减少对栅极侧墙的损伤。采用这种技术，SiO2/SiN选择比极限能做到30：1，存在一定程度的SiN损伤使得SiN侧墙间距变薄而导致漏电。

因此，希望提出一种可以减少刻蚀对侧壁保护层的损伤的自对准接触孔刻蚀工艺，减少漏电流，降低漏电风险。

发明内容

本发明提供了一种可以解决上述问题的自对准接触孔刻蚀工艺，该工艺方法包括以下步骤：

a)提供衬底，在所述衬底上从下至上依次形成有栅堆叠、保护层和层间介质层，在所述衬底内部、栅堆叠之间形成有源漏区；

b)对层间介质层进行刻蚀形成接触孔的上半部分，至栅堆叠顶部上方的保护层停止；

c)采用沉积与刻蚀循环的方法刻蚀栅堆叠之间的层间介质层形成接触孔的下半部分,停止在源漏区上方的保护层上；

d)采用沉积与刻蚀循环的方法刻蚀源漏区上方的保护层形成接触孔的底部,停止在衬底的源漏区上。

与现有技术相比，采用本发明提供的技术方案具有如下优点：通过采用沉积和刻蚀循环的方法，增加了刻蚀过程对栅堆叠侧壁的保护，减少了刻蚀对栅堆叠侧壁的损伤，降低了漏电风险。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为根据本发明的实施例的自对准接触孔刻蚀工艺方法的流程图；

图2至图6为按照图1所示流程刻蚀自对准接触孔的各个阶段的剖面示意图。

具体实施方式

下面详细描述本发明的实施例。

所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。

本发明提供了一种自对准接触孔刻蚀工艺。下面，将结合图2至图6通过本发明的一个实施例对图1的自对准接触孔刻蚀工艺进行具体描述。如图1所示，本发明所提供的工艺包括以下步骤：

在步骤S101中，提供衬底100，在所述衬底上从下至上依次形成有形成栅堆叠、保护层230和层间介质层310，在所述衬底100内部、栅堆叠之间形成有源漏区110。

具体地，如图2所示，首先提供衬底100。在本实施例中，所述衬底100为硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体(如Ⅲ-Ⅴ族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。

在所述衬底100之上形成有栅堆叠。首先，在衬底100上形成栅介质层220。在本实施例中，所述栅介质层220可以为氧化硅或氮化硅及其组合形成，在其他实施例中，也可以是高K介质，例如，HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLaSiO、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的一种或其组合，或包括高K介质与氧化硅或氮化硅的组合结构，其厚度可以为1nm-15nm。而后，在所述栅介质层200上形成栅极210，所述栅极210可以是金属栅极，例如通过沉积金属氮化物，包括M_xN_y、M_xSi_yN_z、M_xAl_yN_z、MaAl_xSi_yN_z及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。所述栅极210还可以是金属硅化物，例如NiSi、CoSi、TiSi等，厚度可以为10nm-150nm。

在所述衬底100上均匀的形成有一层保护层230，所述保护层230完全覆盖栅堆叠和衬底上的源漏区110。在本实施例中保护层230的材料是氮化硅。在其它实施例中也可选用氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料。

在所述保护层230上是一层经过平坦化处理的层间介质层310，所述层间介质层310将保护层230完全覆盖，如图2所示。在本实施例中层间介质层310的材料是SiO₂。在其它实施例中可以是任意不同于保护层230的材料，如SiOF、SiCOH、SiO、SiCO、SiCON、SiON、磷硅玻璃PSG、硼磷硅玻璃BPSG。

在接下来的部分中，我们将对以SiN作为保护层230的材料、SiO₂作为层间介质层的材料的实施例进行介绍。

在所述衬底100内部、栅堆叠之间形成有源漏区110。所述源漏区110为按照本领域所公知的工艺方法形成。具体工艺和参数本领域人员可根据需要自行选择。

在步骤S102中，对层间介质层310进行刻蚀形成接触孔的上半部分，至栅堆叠顶部上方的保护层230停止。

具体的，首先在所述层间介质层上涂覆一层光阻400，然后对光阻进行图形化，如图3所示。以图形化的光阻层400作为阻挡层对层间介质层310进行垂直方向的刻蚀。

在本实施例中选用的刻蚀方法为干法等离子刻蚀，刻蚀气体为C4F6/CO/Ar。在其它实施例中也可选用其它合适的各向异性的干法刻蚀或湿法刻蚀工艺，或者是其它合适的气体配比。当刻蚀至露出栅堆叠顶部上方的保护层230时刻蚀停止。如图4所示为经步骤S102后刻蚀出的接触孔的上半部分。

在步骤S103中，采用沉积与刻蚀循环的方法刻蚀栅堆叠之间的层间介质层310形成接触孔的下半部分,停止在源漏区110上方的保护层230上。

具体地，首先在步骤S102刻蚀出接触孔的上半部分的基础上先进行一步SiN沉积，在本实施例中选用的淀积方式是PECVD(等离子体增强化学气相沉积)，气体氛围是Si2H6/SiH2Cl2/NH3/N2。在其它实施例中也可选用其它沉积方式，或是其它的气体氛围下进行沉积。沉积工艺进行的时间在本实施例中为1～3秒。

在进行完沉积步骤后，紧接着进行刻蚀工艺。这一步的刻蚀工艺同步骤S102中的刻蚀工艺相同，均是以C4F6/CO/Ar作为刻蚀气体进行选择性刻蚀。但是刻蚀的时间需要控制在1～3秒内，与之前进行的沉积工艺时间相匹配。

在进行完这一步刻蚀工艺后，重新进行相同的沉积工艺，即以一定的频率循环重复以上两步，直至露出源漏区110上方的保护层230时停止，如图5所示。在本实施例中，每一次沉积和刻蚀工艺的持续周期都为1～3秒，在其它实施例中也可选用其它合适的周期。但需注意两步工艺周期的比例，沉积时间相对于刻蚀不可过长，否则会影响刻蚀效果和速度。沉积时间相对于刻蚀也不可太短，否则沉积的不够，会导致侧壁变薄，导致漏电。采用沉积与刻蚀循环的方法，在本实施例中，Oxide和SiN的刻蚀选择比可以超过80:1。

在步骤S104中，采用沉积与刻蚀循环的方法刻蚀源漏区110上方的保护层230形成接触孔的底部,停止在衬底的源漏区110上。

具体地，首先在步骤S103刻蚀出接触孔的下半部分的基础上先进行一步SiN淀积，在本实施例中选用的淀积方式同步骤S103中的沉积工艺基本相同，即在Si2H6/SiH2Cl2/NH3/N2的气体氛围下进行PECVD，但是在这一步沉积中需要减少接触孔底部的SiN沉积，因此可以选择加一定的偏压。在其它实施例中也可选用其它沉积方式，或是其它的气体氛围下进行沉积。沉积工艺进行的时间在本实施例中为1～3秒。

在进行完沉积步骤后，紧接着进行刻蚀工艺。这一步的刻蚀工艺与步骤S102和步骤S103中的刻蚀工艺不相同的地方为，以CHF3/O2/Ar作为刻蚀气体进行的选择性刻蚀。刻蚀的时间同样需要控制在1～3秒内，与之前进行的沉积工艺时间相匹配。

在进行完这一步刻蚀工艺后，重新进行相同的沉积工艺，即以一定的频率循环重复以上两步，直至露出源漏区110时停止，如图6所示。在本实施例中，每一次沉积和刻蚀工艺的持续周期都为1～3秒，在其它实施例中也可选用其它合适的周期。采用沉积与刻蚀循环的方法，在本实施例中，SiN和Si的刻蚀选择比可以超过50:1。

至此，就形成了可减少漏电流的自对准接触孔，随后可按照常规半导体制造工艺的步骤完成该半导体结构的制造，包括填充金属、去除光刻胶等。

与现有技术相比，本发明具有以下优点：通过采用沉积和刻蚀循环的方法，增加了刻蚀过程对栅堆叠侧壁的保护，减少了刻蚀对栅堆叠侧壁的损伤，降低了漏电风险。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (6)

1.一种自对准接触孔刻蚀工艺方法，该方法包括以下步骤：

a)提供衬底(100)，在所述衬底上从下至上依次形成有栅堆叠、保护层(230)和层间介质层(310)，在所述衬底(100)内部、栅堆叠之间形成有源漏区(110)；

b)对层间介质层(310)进行刻蚀至栅堆叠顶部上方的保护层(230)，以形成接触孔的上半部分；

c)采用沉积与刻蚀循环的方法，刻蚀栅堆叠之间的层间介质层(310)至源漏区(110)上方的保护层(230)，以形成接触孔的下半部分，所述的沉积与刻蚀循环的方法包括：

在Si₂H₆、SiH₂Cl₂、NH₃和N₂中任意一种气体下沉积SiN；

利用C₄F₆、CO和Ar气体对栅堆叠之间的层间介质层(310)进行选择性刻蚀；

以一定的频率循环重复以上两步，至露出源漏区(110)上方的保护层(230)时停止；

d)采用沉积与刻蚀循环的方法，刻蚀源漏区(110)上方的保护层(230)至在衬底的源漏区(110)，以形成接触孔的底部，所述的沉积与刻蚀循环的方法包括：

在Si₂H₆、SiH₂Cl₂、NH₃和N₂中任意一种气体下沉积SiN，沉积过程中加偏压；

利用CHF₃、O₂和Ar气体对源漏区(110)上方的保护层(230)进行选择性刻蚀；

以一定的频率循环重复以上两步，至露出源漏区(110)时停止。

2.根据权利要求1所述的工艺方法，其中，所述保护层(230)的材料是氮化硅。

3.根据权利要求1所述的工艺方法，其中，所述层间介质层(310)的材料是二氧化硅。

4.根据权利要求1所述的工艺方法，其中步骤b)所述的刻蚀方法是干法等离子刻蚀，刻蚀气体为C₄F₆、CO和Ar。

5.根据权利要求1所述的工艺方法，其中每次沉积工艺的持续时间为：1～3秒。

6.根据权利要求1所述的工艺方法，其中每次刻蚀工艺的持续时间为：1～3秒。