CN104347115A - 非易失性存储器件和利用非易失性存储器件的半导体系统 - Google Patents

非易失性存储器件和利用非易失性存储器件的半导体系统 Download PDF

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Abstract

提供了一种包括阻变存储器单元的非易失性存储器件和利用所述非易失性存储器件的半导体系统，所述非易失性存储器件能利用多个存储器单元的电阻值来设定参考电阻值。所述非易失性存储器件包括：一个或更多个列线；两个或更多个行线；多个存储器单元，被配置成与列线和每个行线连接；以及参考电阻设定单元，被配置成使能部分或全部的列线和行线并且设定参考电阻值。

Description

非易失性存储器件和利用非易失性存储器件的半导体系统
相关申请的交叉引用
本申请要求2013年7月30日向韩国知识产权局提交的申请号为10-2013-0090016的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及一种半导体器件，更具体而言，涉及一种包括阻变存储器单元的非易失性存储器件以及利用所述非易失性存储器件的半导体系统。
背景技术
动态随机存取存储器（DRAM）通过对包括电容器的存储器单元充电和放电来储存数据。DRAM是易失性存储器，因为泄漏电流流出电容器。已经对实现非易失性的存储器件的目标进行了各种研究，因而消除对独立的数据存储的需要。具体地，正努力通过改变存储器单元的材料来实现非易失性，其中之一是实现包括阻变存储器单元的存储器件。
阻变存储器件包括由可变电阻材料制成的存储器单元，可变电阻材料具有随流经该材料的电流量而定的可变电阻。因而我们可以通过改变流入存储器单元中的电流量来将数据存储在存储器单元中。例如，呈现出高电阻的存储器单元可以具有数据‘0’，而呈现出低电阻值的存储器单元可以具有数据‘1’。
图1是说明多级单元的电阻分布的曲线图。
可变电阻材料可以具有三种或更多种电阻状态，使得存储器单元能储存多级数据。如图1中所示，多级单元可以具有4种电阻分布，并且可以储存2比特数据，基于电阻分布，每个数据的值具有不同于其他数据值的相应的逻辑值。
例如，分布在R/2电阻值以上的范围中的数据可以表示逻辑值‘11’。分布在电阻值R/2和R/3之间的范围中的数据可以表示逻辑值‘10’。分布在电阻值R/3和R/4之间的范围中的数据可以表示逻辑值‘01’。分布在电阻值R/4以下的范围中的数据可以表示逻辑值‘00’。
重要的是具有多级单元的阻变存储器件基于电阻分布而准确地读取和写入数据。在4种电阻分布的情况下，如图1中所示，需要3个或更多个参考电流或电压来准确地检测储存在存储器单元中的数据。阻变存储器件可以包括用于产生参考电流或电压的参考单元。阻变存储器件保持改变参考单元的阻变状态，并且产生参考电流或电压，以读取储存在存储器单元中的数据。
发明内容
本文描述了一种能利用多个存储器单元的电阻值来设定参考电阻值的非易失性存储器件。
在本发明的一个实施例中，一种非易失性存储器件包括：一个或更多个列线；两个或更多个行线；多个存储器单元，其被配置成与列线和每个行线连接；以及参考电阻设定单元，其被配置成使能部分或全部的列线和行线并且设定参考电阻值。
在本发明的一个实施例中，一种非易失性存储器件包括：多个列线；多个行线；存储器单元阵列，其被配置成包括多个存储器单元，每个存储器单元被设置在列线与行线的交叉点处；列解码单元，其被配置成选择列线中要存取的一个列线；行解码单元，其被配置成选择行线中要存取的一个行线；以及参考电阻设定单元，其被配置成选择部分列线和部分行线来设定参考电阻值。
在本发明的一个实施例中，一种非易失性存储器件包括：存储器单元阵列，其被配置成包括多个子阵列，每个子阵列具有正常单元阵列和参考单元阵列；以及参考电阻设定单元，其被配置成选择设置在参考单元阵列中的部分或全部的列线和行线以设定参考电阻值。
附图说明
结合附图描述本发明的特点、方面和实施例，其中：
图1是说明多级单元的电阻分布的曲线图；
图2是说明根据本发明的一个实施例的非易失性存储器件的框图；
图3是说明根据本发明的一个实施例的存储器单元阵列的详细框图；
图4是说明根据电阻设定信号的参考电阻值的表；
图5是说明根据本发明的一个实施例的非易失性存储器件的框图；
图6是说明根据本发明的一个实施例的数据储存系统的框图；
图7是说明根据本发明的一个实施例的存储系统的框图。
具体实施方式
在下文中，将经由示例性实施例参照附图来描述根据本发明的非易失性存储器件和利用所述非易失性存储器件的半导体系统。
参见图2，非易失性存储器件1可以包括：存储器单元阵列110、列解码单元120、行解码单元130以及参考电阻设定单元140。
存储器单元阵列110可以包括多个列线CL和被设置成与列线CL交叉的多个行线RL。阻变材料的存储器单元被设置在列线CL与行线RL的交叉点处（未示出）。阻变材料的存储器单元根据写入操作而具有各种电阻值。
存储器单元阵列110可以包括正常单元阵列111和参考单元阵列112。正常单元阵列111和参考单元阵列112的功能不同。正常单元阵列111可以储存数据，而参考单元阵列112可以用于要被读取的正常单元阵列111。参考单元阵列112可以提供参考电阻值以与正常单元阵列111的电阻值进行比较。图2限定了正常单元阵列111和参考单元阵列112在存储器单元阵列110中的布置，这可以根据器件设计而变化。
列解码单元120可以选择列线CL中要存取的一个列线。列解码单元120可以响应于列地址信号CADD而选择列线CL中要存取的一个列线。行解码单元130可以选择行线RL中要存取的一个行线。行解码单元130可以响应于行地址信号RADD而选择行线RL中要存取的一个行线。在分别通过列解码单元120和行解码单元130选择的列线和行线的交叉点处可以存取存储器单元。
参考电阻设定单元140可以在参考单元阵列112中选择存储器单元中的一个。在读取非易失性存储器件1的操作期间，参考电阻设定单元140可以选择设置在参考单元阵列112中的列线CL和行线RL，以提供参考电阻值。参考电阻设定单元140可以选择一个或多个列线CL以及两个或更多个行线RL。参考电阻设定单元140可以选择设置在参考单元阵列112中的部分或全部的列线CL和行线RL。因而，参考电阻设定单元140可以在参考单元阵列112中选择1个或多个存储器单元，所述存储器单元的电阻可以形成参考电阻值。如以下所公开的，参考电阻设定单元140可以产生列电阻设定信号RC和行电阻设定信号RR以设定参考电阻值。
如图2中所示，非易失性存储器件1还可以包括读取/写入驱动单元150。读取/写入驱动单元150可以在读取非易失性存储器件1的操作期间响应于读取命令RD而提供读取电流和/或读取电压，并且在写入非易失性存储器件的操作期间响应于写入命令WT而提供写入电流和/或写入电压。读取电流、读取电压、写入电流以及写入电压由列解码单元120转发至选中的列线CL，使得数据可以从选中的存储器单元读取或者储存在选中的存储器单元。
在读取操作期间，参考电阻设定单元140可以响应于读取命令RD而设定参考电阻值。在读取操作期间，参考电阻设定单元140可以通过选择设置在参考单元阵列112中的部分或全部列线CL和行线RL来设定参考电阻值。读取/写入驱动单元150可以为要存取的存储器单元与之连接的列线CL提供读取电流和/或读取电压，并且可以接收电流和电压（可以根据正在存取的存储器单元的电阻值而变化）。读取/写入驱动单元150可以将接收的电流和/或电压与根据参考电阻值的电流和/或电压进行比较，以检测存储在正在存取的存储器单元中的数据。
图3是说明根据本发明的一个实施例的存储器单元阵列的详细框图。
参考单元阵列112可以包括第一列线CL1和第二列线CL2以及第一行线RL1至第三行线RL3，如图3中所示。第一存储器单元MC1可以连接在第一列线CL1与第一行线RL1之间。第二存储器单元MC2可以连接在第一列线CL1与第二行线RL2之间。第三存储器单元MC3可以连接在第二列线CL2与第二行线RL2之间。第四存储器单元MC4可以连接在第二列线CL2与第三行线RL3之间。
参考电阻设定单元140可以通过选择部分或全部的第一列线CL1和第二列线CL2以及第一行线RL1至第三行线RL3来设定参考电阻值。参考电阻设定单元140可以产生第一列电阻设定信号RC1和第二列电阻设定信号RC2以及第一行电阻设定信号RR1至第三行电阻设定信号RR3，以选择第一列线CL1和第二列线CL2以及第一行线RL1至第三行线RL3。设置在参考单元阵列112中的第一列线CL1和第二列线CL2以及第一行线RL1至第三行线RL3中的每个可以包括用于接收列电阻设定信号RC1和RC2以及行电阻设定信号RR1至RR3的开关。
如图3中所示，第一列线CL1可以包括用于接收第一列电阻设定信号RC1的第一开关SW1。第二列线CL2可以包括用于接收第二列电阻设定信号RC2的第二开关SW2。第一行线RL1可以包括用于接收第一行电阻设定信号RR1的第三开关SW3。第二行线RL2可以包括用于接收第二行电阻设定信号RR2的第四开关SW4。第三行线RL3可以包括用于接收第三行电阻设定信号RR3的第五开关SW5。
第一开关SW1和第二开关SW2中的每个可以用第一列线CL1和第二列线CL2来接收第一列选择信号CS1和第二列选择信号CS2。列解码单元120可以产生第一列选择信号CS1和第二列选择信号CS2。第一列选择信号CS1和第二列选择信号CS2可以用于在与第一列线CL1和第二列线CL2连接的存储器单元之中选择设置在正常单元阵列111中的存储器单元。
第三开关SW3至第五开关SW5中的每个可以用第一行线RL1至第三行线RL3来接收第一行选择信号RS1至第三行选择信号RS3。行解码单元130可以产生第一行选择信号RS1至第三行选择信号RS3。第一行选择信号RS1至第三行选择信号RS3可以用于在与第一行线RL1至第三行线RL3连接的存储器单元之中选择设置在正常单元阵列111中的存储器单元。
参考电阻设定单元140可以通过将参考单元阵列112中的存储器单元的电阻值组合来设定参考电阻值。在制造存储器单元时可以设定每个存储器单元的初始电阻值。参考电阻设定单元140可以通过将存储器单元的初始电阻值组合来设定初始参考电阻值。
设置在参考单元阵列112中的第一列线CL1和第二列线CL2可以通过金属线彼此连接。设置在参考单元阵列112中的第一行线RL1至第三行线RL3可以通过金属线彼此连接。优选的是，第一列线CL1和第二列线CL2以及第一行线RL1至第三行线RL3之间的连接形成在存储器单元阵列110外部的外围区域中。
图4是说明根据电阻设定信号的参考电阻值的表。
表中字母“R”表示参考单元阵列112包括的存储器单元的电阻值。当参考电阻设定单元140选择全部的第一列线CL1和第二列线CL2以及第一行线RL1至第三行线RL3时，在节点A和节点B之间，第一存储器单元MC1和第二存储器单元MC2彼此并联连接，而第三存储器单元MC3和第四存储器单元MC4彼此并联连接。由于第一存储器单元MC1至第四存储器单元MC4的并联连接，所以参考电阻值可以被设定成R/4。
当参考电阻设定单元140选择第一列线CL1和第二列线CL2以及第一行线RL1和第二行线RL2时，在节点A和节点B之间，第一存储器单元MC1至第三存储器单元MC3彼此并联连接。由于第一存储器单元MC1至第三存储器单元MC3的并联连接，所以参考电阻值可以被设定成R/3。
当参考电阻设定单元140选择第一列线CL1和第二列线CL2以及第二行线RL2时，在节点A和节点B之间，第二存储器单元MC2和第三存储器单元MC3彼此并联连接。由于第二存储器单元MC2和第三存储器单元MC3的并联连接，所以参考电阻值可以被设定成R/2。
当参考电阻设定单元140选择第一列线CL1和第二行线RL2时，在节点A和节点B之间由于第一存储器单元MC1而参考电阻值可以被设定成R。参考单元阵列112可以为参考电阻设定单元140提供各种参考电阻值，以读取多级数据。
图5是说明根据本发明的一个实施例的非易失性存储器件的框图。
参见图5，非易失性存储器件3可以包括存储器单元阵列300。存储器单元阵列300可以包括多个子阵列。图5中所示的存储器单元阵列300包括第一子阵列至第四子阵列310、320、330以及340。子阵列的数目可以根据器件设计而变化。子阵列310至340中的每个可以包括正常单元阵列和参考单元阵列。参考单元阵列可以被设置在每个子阵列310至340的边缘处。
当存储器单元被存取以读取第一子阵列310中的正常单元阵列中的数据时，参考电阻设定单元140可以基于第一子阵列310的参考单元阵列来提供参考电阻值。类似地，当存储器单元被存取以读取第二子阵列320至第四子阵列340之一中的正常单元阵列中的数据时，参考电阻设定单元140可以基于相应的子阵列的参考单元阵列来提供参考电阻值。
非易失性存储器件3可以利用与要存取的存储器单元相邻的参考单元阵列来执行读取操作，以使得读取电流和/或电压SEN的输出路径、与参考电流和/或电压REF的输出路径大体相同。因而非易失性存储器件3能减小读取电流和/或电压SEN与参考电流和/或电压REF之间的失配，由此能提高读取操作的准确性。
非易失性存储器件3还可以包括读取驱动单元350。读取驱动单元350可以将根据正在存取的存储器单元的电阻值的读取电流和/或电压SEN与根据参考单元阵列的参考电阻值的参考电流和/或电压REF进行比较，以检测存储在正在存取的存储器单元中的数据。
图6是说明根据本发明的一个实施的数据储存系统的框图。
参见图6，数据储存系统600可以包括非易失性的储存器件610、控制储存器件610的控制器件620、以及将外部器件与数据储存系统600连接的接口器件630。数据储存系统600可以是盘式的，诸如硬盘驱动器（HDD）、光盘只读存储器（CD-ROM）、数字通用光盘（DVD）、以及固态盘（SSD）。数据储存系统可以是卡式的，诸如通用串行总线（USB）存储器、安全数字（SD）卡、迷你安全数字（mSD）卡、微型SD卡、安全数字高容量（SDHC）卡、记忆棒卡、智能媒体卡（SM）、多媒体卡（MMC）、嵌入式MMC（eMMC）以及紧凑型闪存（CF）卡。
控制器件620可以控制存储器件610与接口器件630之间的数据通信。控制器件620可以包括处理器621，该处理器621用于计算和处理经由接口器件630从外部器件输入的命令。
接口器件630可以用于数据储存系统600与外部器件之间的数据通信。在数据储存系统600是卡式的情况下，接口器件630可以兼容：通用串行总线（USB）存储器、安全数字（SD）卡、迷你安全数字（mSD）卡、微型SD卡、安全数字高容量（SDHC）卡、记忆棒卡、智能媒体卡（SM）、多媒体卡（MMC）、嵌入式MMC（eMMC）或者紧凑型闪存（CF）卡。在数据储存系统600是盘式的情况下，接口器件630可以兼容：集成电路设备（IDE）、串行高级技术附件（SATA）、小型计算机系统接口（SCSI）、外部串行高级技术附件（eSATA）、个人计算机存储卡国际协会（PCMCIA）、或者通用串行总线（USB）接口。
数据储存系统600还可以包括暂时储存器件640，用于储存器件610与接口器件630之间有效的数据传送。储存器件610和暂时储存器件640可以包括根据以上所公开的实施例的非易失性存储器件。
图7是说明根据本发明的一个实施例的存储系统的框图。
参见图7，存储系统700可以包括可以是非易失性的存储器件710、控制该存储器件710的存储器控制器件720、以及将外部器件与存储系统700连接的接口器件730。存储系统700可以是卡式的，诸如固态盘（SSD）、通用串行总线（USB）存储器、安全数字（SD）卡、迷你安全数字（mSD）卡、微型SD卡、安全数字高容量（SDHC）卡、记忆棒卡、智能媒体卡（SM）、多媒体卡（MMC）、嵌入式MMC（eMMC）以及紧凑型闪存（CF）卡。存储器件710可以包括根据以上所公开的实施例的非易失性存储器件。
存储器控制器件720可以控制存储器件710与接口器件730之间的数据通信。存储器控制器件720可以包括处理器721，该处理器721用于计算和处理经由接口器件730从外部器件输入的命令。
接口器件730可以用于存储系统700与外部器件之间的数据通信。接口器件730可以兼容：通用串行总线（USB）存储器、安全数字（SD）卡、迷你安全数字（mSD）卡、微型SD卡、安全数字高容量（SDHC）卡、记忆棒卡、智能媒体卡（SM）、多媒体卡（MMC）、嵌入式MMC（eMMC）以及紧凑型闪存（CF）卡。
存储系统700还可以包括缓冲存储器件740，用于存储器件710和接口器件730之间有效的数据传送。缓冲存储器件740可以包括根据以上公开的实施例的非易失性存储器件。
尽管以上已经描述了某些实施例，但是对于本领域的技术人员将会理解的是描述的实施例仅仅是示例性。因此，不应基于所描述的实施例来限定本文描述的器件和系统。更确切地说，应当仅根据结合以上描述和附图所附的权利要求限定本文描述的器件和系统。
通过以上实施例可以看出，本申请提供了如下的技术方案。
技术方案1.一种非易失性存储器件，包括：
一个或更多个列线；
两个或更多个行线；
多个存储器单元，所述多个存储器单元被配置成与所述列线和每个所述行线连接；以及
参考电阻设定单元，所述参考电阻设定单元被配置成使能部分或全部的所述列线和所述行线并且设定参考电阻值。
技术方案2.如技术方案1所述的非易失性存储器件，其中，所述参考电阻设定单元产生与各自列线相对应的列电阻设定信号和与各自行线相对应的行电阻设定信号，每个所述列电阻设定信号使能相应的列线，并且每个所述行电阻设定信号使能相应的行线。
技术方案3.如技术方案2所述的非易失性存储器件，其中，每个所述列线包括开关，所述开关被配置成响应于相应的列电阻设定信号和列选择信号中的一种而导通。
技术方案4.如技术方案2所述的非易失性存储器件，其中，每个所述行线包括开关，所述开关被配置成响应于相应的行电阻设定信号和行选择信号中的一种而导通。
技术方案5.一种非易失性存储器件，包括：
多个列线；
多个行线；
存储器单元阵列，所述存储器单元阵列被配置成包括多个存储器单元，每个所述存储器单元被设置在所述列线与所述行线的交叉点处；
列解码单元，所述列解码单元被配置成选择所述列线中要存取的一个列线；
行解码单元，所述行解码单元被配置成选择所述行线中要存取的一个行线；以及
参考电阻设定单元，所述参考电阻设定单元被配置成选择所述列线的部分列线和所述行线的部分行线以设定参考电阻值。
技术方案6.如技术方案5所述的非易失性存储器件，其中，所述参考电阻设定单元产生与相应部分列线相对应的多个列电阻设定信号和与相应部分行线相对应的多个行电阻设定信号，以响应于读取命令而选择所述部分列线和所述部分行线。
技术方案7.如技术方案6所述的非易失性存储器件，其中，所述部分列线的每个包括开关，所述开关被配置成响应于相应的列电阻设定信号和由所述列解码单元产生的列选择信号而导通。
技术方案8.如技术方案6所述的非易失性存储器件，其中，所述部分行线的每个包括开关，所述开关被配置成响应于相应的行电阻设定信号和由所述行解码单元产生的行选择信号而导通。
技术方案9.如技术方案5所述的非易失性存储器件，其中，在读取操作期间，所述非易失性存储器件将流经选中的存储器单元的读取电流或电压与根据由所述参考电阻设定单元设定的所述参考电阻值的参考电流或电压进行比较，所述选中的存储器单元正在被所述列解码单元和所述行解码单元存取。
技术方案10.如技术方案5所述的非易失性存储器件，其中，所述参考电阻设定单元选择所述部分列线和所述部分行线，并且基于与选中的部分列线和选中的部分行线连接的存储器单元的电阻值来设定所述参考电阻值。
技术方案11.如技术方案5所述的非易失性存储器件，其中，所述部分列线的每个通过金属线与所述部分列线的另一个电连接。
技术方案12.如技术方案5所述的非易失性存储器件，其中，所述部分行线的每个通过金属线与所述部分行线的另一个电连接。
技术方案13.一种非易失性存储器件，包括：
存储器单元阵列，所述存储器单元阵列被配置成包括多个子阵列，每个所述子阵列具有正常单元阵列和参考单元阵列；以及
参考电阻设定单元，所述参考电阻设定单元被配置成选择设置在所述参考单元阵列中的部分或全部的列线和行线以设定参考电阻值。
技术方案14.如技术方案13所述的非易失性存储器件，其中，所述参考电阻设定单元选择设置在设置有要存取的存储器单元的子阵列的参考单元阵列中的所述部分或者全部的所述列线和所述行线，并且设定所述参考电阻值。
技术方案15.如技术方案13所述的非易失性存储器件，还包括：
列解码单元，所述列解码单元被配置成选择设置在所述正常单元阵列中的所述列线中的一个；
行解码单元，所述行解码单元被配置成选择设置在所述正常单元阵列中的所述行线中的一个，其中，
选中的列线和行线用于要存取的存储器单元。
技术方案16.如技术方案15所述的非易失性存储器件，还包括读取驱动单元，所述读取驱动单元被配置成将流经存取的存储器单元的读取电流或电压与根据所述参考电阻值的参考电流或电压进行比较、并且执行读取操作。

Claims (10)

1.一种非易失性存储器件，包括：
一个或更多个列线；
两个或更多个行线；
多个存储器单元，所述多个存储器单元被配置成与所述列线和每个所述行线连接；以及
参考电阻设定单元，所述参考电阻设定单元被配置成使能部分或全部的所述列线和所述行线并且设定参考电阻值。
2.如权利要求1所述的非易失性存储器件，其中，所述参考电阻设定单元产生与各自列线相对应的列电阻设定信号和与各自行线相对应的行电阻设定信号，每个所述列电阻设定信号使能相应的列线，并且每个所述行电阻设定信号使能相应的行线。
3.如权利要求2所述的非易失性存储器件，其中，每个所述列线包括开关，所述开关被配置成响应于相应的列电阻设定信号和列选择信号中的一种而导通。
4.如权利要求2所述的非易失性存储器件，其中，每个所述行线包括开关，所述开关被配置成响应于相应的行电阻设定信号和行选择信号中的一种而导通。
5.一种非易失性存储器件，包括：
多个列线；
多个行线；
存储器单元阵列，所述存储器单元阵列被配置成包括多个存储器单元，每个所述存储器单元被设置在所述列线与所述行线的交叉点处；
列解码单元，所述列解码单元被配置成选择所述列线中要存取的一个列线；
行解码单元，所述行解码单元被配置成选择所述行线中要存取的一个行线；以及
参考电阻设定单元，所述参考电阻设定单元被配置成选择所述列线的部分列线和所述行线的部分行线以设定参考电阻值。
6.如权利要求5所述的非易失性存储器件，其中，所述参考电阻设定单元产生与相应部分列线相对应的多个列电阻设定信号和与相应部分行线相对应的多个行电阻设定信号，以响应于读取命令而选择所述部分列线和所述部分行线。
7.如权利要求6所述的非易失性存储器件，其中，所述部分列线的每个包括开关，所述开关被配置成响应于相应的列电阻设定信号和由所述列解码单元产生的列选择信号而导通。
8.如权利要求6所述的非易失性存储器件，其中，所述部分行线的每个包括开关，所述开关被配置成响应于相应的行电阻设定信号和由所述行解码单元产生的行选择信号而导通。
9.如权利要求5所述的非易失性存储器件，其中，在读取操作期间，所述非易失性存储器件将流经选中的存储器单元的读取电流或电压与根据由所述参考电阻设定单元设定的所述参考电阻值的参考电流或电压进行比较，所述选中的存储器单元正在被所述列解码单元和所述行解码单元存取。
10.如权利要求5所述的非易失性存储器件，其中，所述参考电阻设定单元选择所述部分列线和所述部分行线，并且基于与选中的部分列线和选中的部分行线连接的存储器单元的电阻值来设定所述参考电阻值。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373606A (zh) * 2015-07-21 2017-02-01 华邦电子股份有限公司 电阻式存储器装置及其写入方法
CN109192236A (zh) * 2018-07-27 2019-01-11 深圳市泰芯微科技有限公司 一种非挥发性存储器(nvm)自适应参考电流的产生方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9336872B2 (en) 2014-03-11 2016-05-10 Everspin Technologies, Inc. Nonvolatile logic and security circuits
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1652254A (zh) * 2004-02-06 2005-08-10 夏普株式会社 非易失性半导体存储器件
US20120026799A1 (en) * 2010-07-29 2012-02-02 Samsung Electronics Co., Ltd. Non-volatile memory device having reference cells, and related method of setting reference current
CN102782766A (zh) * 2010-02-09 2012-11-14 高通股份有限公司 用以选择参考单元的系统和方法
CN102956265A (zh) * 2011-08-25 2013-03-06 索尼公司 可变电阻存储器设备及其驱动方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226213B1 (en) * 2000-01-31 2001-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell array to generate the reference current for sense amplifier
JP3916862B2 (ja) * 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
KR100413762B1 (ko) * 2001-07-02 2003-12-31 삼성전자주식회사 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법
JP3983048B2 (ja) * 2001-12-18 2007-09-26 シャープ株式会社 半導体記憶装置および情報機器
JP4187197B2 (ja) 2002-11-07 2008-11-26 シャープ株式会社 半導体メモリ装置の制御方法
KR101367659B1 (ko) 2007-07-12 2014-02-25 삼성전자주식회사 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법
JP2009193627A (ja) * 2008-02-13 2009-08-27 Toshiba Corp 半導体記憶装置
JP2010140579A (ja) * 2008-12-15 2010-06-24 Elpida Memory Inc 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1652254A (zh) * 2004-02-06 2005-08-10 夏普株式会社 非易失性半导体存储器件
CN102782766A (zh) * 2010-02-09 2012-11-14 高通股份有限公司 用以选择参考单元的系统和方法
US20120026799A1 (en) * 2010-07-29 2012-02-02 Samsung Electronics Co., Ltd. Non-volatile memory device having reference cells, and related method of setting reference current
CN102956265A (zh) * 2011-08-25 2013-03-06 索尼公司 可变电阻存储器设备及其驱动方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373606A (zh) * 2015-07-21 2017-02-01 华邦电子股份有限公司 电阻式存储器装置及其写入方法
CN106373606B (zh) * 2015-07-21 2019-02-01 华邦电子股份有限公司 电阻式存储器装置及其写入方法
CN109192236A (zh) * 2018-07-27 2019-01-11 深圳市泰芯微科技有限公司 一种非挥发性存储器(nvm)自适应参考电流的产生方法

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