CN104201172B - 监测介质层薄膜质量及填孔能力的测试结构 - Google Patents
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Abstract
本发明提出了一种监测介质层薄膜质量及填孔能力的测试结构，将通孔连线形成在浅槽隔离上，能够避免出现漏电通道，多晶硅条和通孔连线之间的孔洞由层间介质层填充，通过对第一测试端和第二测试端施加电压从而能够精确的监测出介质层薄膜质量及填孔能力，排除漏电通道造成的干扰。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种监测介质层薄膜质量及填孔能力的测试结构。
背景技术
在半导体制造过程中，介质层的薄膜质量的好坏通常会影响整个器件的性能。因此，为了监测形成的层间介质层(ILD,Interlayer Dielectric)薄膜质量，通常会采用一种薄膜质量测试结构进行监测。请参考图1，图1为现有技术中用于监测薄膜质量的测试结构，也称为第一结构，所述第一结构包括：第一测试端10，第二测试端11及分布在所述第一测试端10和第二测试端11上的通孔连线12，其中，第一测试端10和第二测试端11均为梳状结构，并且两者交错排列，所述第一测试端10和第二测试端11均由层间介质层(图1中并未示出)隔离开，在对层间介质层进行薄膜质量监测时，只需在第一测试端10和第二测试端11之间施加测试电压，再检测两者之间是否存在漏电流即可知晓层间介质层薄膜质量是否良好。
随着半导体技术的发展，半导体的集成度越来越高，特征尺寸越来越小，形成的孔洞也越来越小，对填孔能力也是一种挑战。为了监测填充至较小孔洞内介质层的性能，通常还采用如图2所示的监测填孔能力的测试结构对填孔进行监测，所述监测填孔能力的测试结构也称为第二结构，所述第二结构包括：第一测试端10，第二测试端11、分布在所述第一测试端10和第二测试端11上的通孔连线12、有源区20及多晶硅层30，其中，第一测试端10、第二测试端11及多晶硅层30均为梳状结构，第一测试端10和第二测试端11交错排列，所述多晶硅层30与所述第一测试端10和第二测试端11相互垂直排列，所述有源区20形成在所述第一测试端10、第二测试端11梳状结构的下方，并有浅槽隔离(图2中未示出)隔离开。
请参考图3，图3为图2中沿x方向的剖面示意图，其中，有源区20由浅槽隔离1隔离开，通孔连线12形成在层间介质层2内，并与有源区20相连，第一测试端10和第二测试端11之间由第一金属介质层3隔离开。请参考图4，图4为图2中沿y方向的剖面示意图，其中，在相邻的多晶硅层30之间会填充层间介质层2，若层间介质层20在填充多晶硅层30之间的孔洞时填充不好，会造成多晶硅层30与相邻的多晶硅层30或通孔连线12之间发生短路现象。因此，在进行层间介质层填孔能力的测试时，同样对第一测试端10和第二测试端11之间添加测试电压，测量两者之间是否出现漏电流，然后再将第二结构的测试结果与第一结构的结果进行比较，从而能够排除层间介质层薄膜质量的问题，知晓层间介质层的填孔能力是否存在问题。
由于在第二结构中，有源区20是由浅沟槽隔离1隔离开的，然而在实际监测过程中，影响第二结构的监测结果的因素还包括漏电通道造成的漏电。如图5所示，图5中的衬底为P阱4，衬底中形成有N型掺杂5，且N型掺杂5由浅槽隔离1隔离开，其中，N型掺杂5相当于有源区20，而漏电通道(如图5中箭头所示)会造成相邻的N型掺杂5之间发生漏电，因此在第二结构中，影响监测结果的因素并不单纯限于介质层薄膜质量和填孔能力两方面因素。
因此，如何排除漏电通道对介质层薄膜质量和填孔能力的监测，成为本领域技术人员需要解决的技术问题。
发明内容
本发明的目的在于提供一种监测介质层薄膜质量及填孔能力的测试结构，能够精确的对介质层薄膜质量及填孔能力进行测试。
为了实现上述目的，本发明提出了一种监测介质层薄膜质量及填孔能力的测试结构，包括：浅槽隔离、通孔连线、多晶硅条、具有梳状插指的第一测试端和第二测试端，其中，所述第一测试端和第二测试端的插指交错排列，并由金属介质层隔离开，所述多晶硅条与所述第一测试端和第二测试端的插指相垂直，并且由层间介质层隔离开，所述通孔连线形成在所述浅槽隔离上并与所述第一测试端和第二测试端的插指相连。
进一步的，还包括有源区，所述有源区由所述浅槽隔离进行隔离，并位于所述多晶硅条的下方。
进一步的，所述多晶硅条与所述通孔连线之间的距离为芯片设计规则的最小距离。
进一步的，所述多晶硅条的线宽为芯片设计规则的最小线宽。
进一步的，所述通孔连线之间的距离为芯片设计规则的最小距离。
与现有技术相比，本发明的有益效果主要体现在：将通孔连线形成在浅槽隔离上，能够避免出现漏电通道，多晶硅条和通孔连线之间的孔洞由层间介质层填充，通过对第一测试端和第二测试端施加电压从而能够精确的监测出介质层薄膜质量及填孔能力，排除漏电通道造成的干扰。
附图说明
图1为现有技术中用于监测薄膜质量的测试结构的结构示意图；
图2为现有技术中用于监测填孔能力的测试结构的结构示意图；
图3为图2中沿x方向的剖面示意图；
图4为图2中沿y方向的剖面示意图；
图5为现有技术中漏电通道的原理结构示意图；
图6为本发明一实施例中用于监测介质层薄膜质量及填孔能力的测试结构的结构示意图；
图7为图6中沿x方向的剖面示意图；
图8为图6中沿y方向的剖面示意图。
具体实施方式
下面将结合示意图对本发明的监测介质层薄膜质量及填孔能力的测试结构进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图6至图8，在本实施例中，提出了一种监测介质层薄膜质量及填孔能力的测试结构，包括：浅槽隔离400、通孔连线120、多晶硅条300、具有梳状插指的第一测试端100和第二测试端110，其中，所述第一测试端100和第二测试端110的插指交错排列，并由金属介质层600隔离开，所述多晶硅条300与所述第一测试端100和第二测试端110的插指相垂直，并且由层间介质层500隔离开，所述通孔连线120形成在所述浅槽隔离400上并与所述第一测试端100和第二测试端110的插指相连。
在本实施例中，优选的，所述监测介质层薄膜质量及填孔能力的测试结构还包括有源区200，所述有源区200由所述浅槽隔离400进行隔离，并位于所述多晶硅条300的下方。在监测介质层薄膜质量及填孔能力的测试结构中，有源区400仅仅作为虚拟有源区，用于平衡浅槽隔离400的图形密度的效果，方便对浅槽隔离400进行化学机械研磨。同时，确保有源区200形成于多晶硅条300的下方，在对通孔连线120之间的层间介质层500进行薄膜质量测试时，能够排除漏电通道的干扰。
为了能够更精确和敏感的监测到介质层(包括层间介质层500和金属介质层600)的薄膜质量和层间介质层500的填孔能力，通常会将所述多晶硅条300的线宽设置为芯片设计规则的最小线宽，使所述通孔连线120之间的距离为芯片设计规则的最小距离，并使所述多晶硅条300与通孔连线120之间的距离为芯片设计规则的最小距离。
基于上述设置，才能够确保层间介质层500位于所述多晶硅条300、通孔连线120之间较薄，存在较小的质量问题均容易出现漏电，从而能够提高监测的精确度。
在进行测试时，只需对第一测试端100和第二测试端110之间施加测试电压，监测第一测试端100和第二测试端110之间的漏电流即可，然后再与比较图1中的第一测试结构的结果进行比较，便能够去除薄膜质量问题，知晓层间介质层500的填孔能力。
综上，在本发明实施例提供的监测介质层薄膜质量及填孔能力的测试结构中，将通孔连线形成在浅槽隔离上，能够避免出现漏电通道，多晶硅条和通孔连线之间的孔洞由层间介质层填充，通过对第一测试端和第二测试端施加电压从而能够精确的监测出介质层薄膜质量及填孔能力，排除漏电通道造成的干扰。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (4)
1.一种监测介质层薄膜质量及填孔能力的测试结构，其特征在于，包括：浅槽隔离、通孔连线、多晶硅条、具有梳状插指的第一测试端和第二测试端，其中，所述第一测试端和第二测试端的插指交错排列，并由金属介质层隔离开，所述多晶硅条与所述第一测试端和第二测试端的插指相垂直，并且由层间介质层隔离开，所述通孔连线形成在所述浅槽隔离上并与所述第一测试端和第二测试端的插指相连；还包括有源区，所述有源区由所述浅槽隔离进行隔离，并位于所述多晶硅条的下方。
2.如权利要求1所述的监测介质层薄膜质量及填孔能力的测试结构，其特征在于，所述多晶硅条与所述通孔连线之间的距离为芯片设计规则的最小距离。
3.如权利要求2所述的监测介质层薄膜质量及填孔能力的测试结构，其特征在于，所述多晶硅条的线宽为芯片设计规则的最小线宽。
4.如权利要求1所述的监测介质层薄膜质量及填孔能力的测试结构，其特征在于，所述通孔连线之间的距离为芯片设计规则的最小距离。
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