CN104183597A - 具有管芯和穿衬底过孔的半导体器件 - Google Patents

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Abstract

本发明涉及具有管芯和穿衬底过孔的半导体器件。描述的半导体器件具有形成在其中的穿衬底过孔。在一个或多个实施方式中，半导体器件包括用粘结材料接合在一起的半导体晶片和集成电路管芯。半导体晶片和集成电路管芯包括形成在其中的一个或多个集成电路。集成电路连接到配置在半导体晶片和集成电路管芯的表面上的一个或多个导电层。形成穿过半导体晶片和构图的粘结材料的过孔以使得电互连可以形成在该半导体晶片中的集成电路和集成电路管芯中的集成电路之间。该过孔包括导电材料以在该半导体晶片和该集成电路管芯之间提供电互连。

Description

具有管芯和穿衬底过孔的半导体器件
相关申请的交叉引用
本申请根据35U.S.C.§119(e)要求享有美国临时专利申请序列号61/783486的优先权权益，其于2013年3月14日申请，且题目为“SEMICONDUCTOR DEVICE HAVING A DIE ANDTHROUH-SUBSTRATE VIA”。通过引用将美国临时专利申请序列号61/783486的全部内容结合到本文中。
背景技术
消费类电子器件，特别是诸如智能手机、平板电脑等移动电子器件，日趋采用更小、更紧凑的部件以给其用户提供期望的特性。这些器件通常采用三维集成电路器件(3D IC)。三维集成电路器件是采用两层或更多层有源电子部件的半导体器件。穿衬底过孔(TSV)器件的不同层(例如，不同衬底)上的电子部件进行互连，使得器件能够以垂直方式以及水平方式集成。因此，与传统的二维集成电路器件相比，三维集成电路器件可以在更小、更紧凑的占用面积中提供更多的功能。
发明内容
所描述的半导体器件包括接合在一起的半导体晶片和集成电路管芯。穿衬底过孔(TSV)给形成在半导体晶片和集成电路管芯中的电子部件提供电互连。在实施方式中，通过使用诸如电介质的粘结材料将半导体晶片和集成电路管芯接合在一起来制造半导体器件。粘结材料允许在集成电路管芯附接到半导体晶片时以及在接合工艺期间横向扩展。例如，可以通过在半导体晶片的第二(例如背面或底部)表面施加粘结材料，可将集成电路管芯接合至半导体晶片。然后，粘结材料可以用来将集成电路管芯接合至半导体晶片的第二(例如背面或底部)表面。然后，可以贯穿半导体晶片和经构图的粘结材料形成过孔，以在半导体晶片和集成电路管芯之间提供电互连。然后，可以将半导体晶片分割成单个半导体器件。
提供了本发明内容来以简化的形式介绍了以下在具体实施方式中会进一步描述的概念的选择。本发明内容既不旨在确定所要求保护的主题的关键特征或者必要特征，也不旨在用于辅助确定所要求保护的主题的范围。
附图说明
参照附图描述具体实施方式部分。在说明书和附图中的不同实例中使用相同的附图标记可以表示相似或相同的项。
图1A是示出根据本公开内容的示例实施方式的晶片级半导体器件(例如，器件分割前)的图解部分截面图。
图1B是示出根据本公开内容的示例实施方式的晶片级半导体器件(例如，器件分割前)的图解部分截面图。
图2是示出用于制造诸如图1中所示的器件的半导体器件的示例实施方式中的工艺的流程图。
图3A到3G是示出示例实施方式中的晶片级封装的半导体器件的制造的图解部分截面图，所述晶片级封装的半导体器件例如根据图2中所示工艺制造的图1A和1B中所示的半导体器件。
具体实施方式
综述
三维集成电路器件通常使用晶片上管芯技术制造，其中电子部件(例如，电路)首先制造在两个或更多个半导体晶片上。然后，将单个管芯对准和附接到半导体晶片并进行分割，以提供单个器件。穿衬底过孔(TSV)在附接之前构建在晶片中，或者在附接之后形成在晶片堆叠体中。然而，制造三维集成电路器件需要另外的制造步骤来使管芯和晶片结合在一起。这增加了器件的成本。而且，每个额外的制造步骤增加了引发缺陷的风险，因而可能降低器件的产量。
因此，所描述的技术以可靠的、有生产价值的方式制造具有衬底上的多个堆叠的管芯(例如半导体晶片)的半导体器件。在一个或多个实施方式中，使用根据本公开的示例技术的晶片级封装器件包括通过粘结材料接合到半导体晶片的背面的管芯。管芯和半导体晶片包括一个或多个在其中形成的集成电路。穿衬底过孔(TSV)贯穿半导体晶片形成并且粘结材料设置在管芯和半导体晶片之间。半导体晶片中的穿衬底过孔包括导电材料，例如铜，其在半导体晶片中的集成电路和管芯之间提供电互连。预期可以提供多于一个的管芯以附接到半导体晶片。
在实施方式中，使用根据本公开的示例技术的晶片级封装器件包括将载体晶片接合到经加工的半导体晶片，使用粘结材料将集成电路管芯附接到经加工的半导体晶片的第二面，移除载体晶片，以及在经加工的半导体晶片中形成穿硅过孔，其中穿硅过孔在经加工的半导体晶片和集成电路管芯之间提供电连接。另外，集成电路管芯可被放置在半导体晶片的第二面(例如背面)上的凹槽中或可被放置在集成电路管芯上和经加工的半导体晶片的第二面上的盖晶片覆盖。然后，可以将经加工的半导体晶片分割成个体半导体器件。
示例实施方式
图1示出了根据本公开内容的示例实施方式的半导体器件100。如图所示，示出了在分割半导体器件100之前的晶片级半导体器件100。半导体器件100包括半导体晶片102。半导体晶片102包括一个或多个集成电路(未示出)，其形成在半导体晶片102中。如图1中所示，半导体晶片102进一步包括一个或多个对准标记106。对准标记106可以用于使半导体晶片102与载体晶片对准(以下描述)。另外，对准标记106可以用于指示形成穿硅过孔130的位置，以下进一步描述。半导体晶片102包括第一(例如顶或前)表面和第二(例如底或背侧)表面。集成电路形成(例如，制造)在半导体晶片102的第一表面附近。预期半导体晶片102的第一和/或第二表面可以被平坦化或者不平坦化。
半导体晶片102包括基材(base material)，该基材用于通过诸如光刻、离子注入、沉积、蚀刻等各种制造技术来形成一个或多个集成电路器件。可以以各种方式配置半导体晶片102。例如，半导体晶片102可以包括n-型硅晶片或者p-型硅晶片。在实施方式中，半导体晶片102可以包括配置为提供n-型电荷载流子元素的V族元素(例如磷、砷、锑等)。在另一实施方式中，半导体晶片102可以包括配置为提供p-型电荷载流子元素的IIIA族元素(例如硼等)。进一步地，可以以各种方式配置集成电路。例如，集成电路可以包括数字集成电路、模拟集成电路、混合信号电路等。在一个或多个实施方式中，集成电路可以包括数字逻辑器件、模拟器件(例如，放大器等)、其组合等。如上所述，集成电路可以利用各种制造技术制造。例如，集成电路可以通过互补金属氧化物半导体(CMOS)技术、双极型半导体技术等制造。
如图1中所示，半导体器件100还包括半导体晶片102的导电层116的一个或多个面阵。在实施方式中，导电层116可以包括一个或多个导电的(例如，接触)焊盘、再分布结构，或类似的。在另一实施方式中，导电层116可以包括籽晶金属和/或阻挡金属层，以允许形成镀覆线路。导电层116的数量和配置可以根据集成电路的复杂性和配置等变化。当半导体器件100配置为晶片级封装(WLP)器件或设置在半导体器件100中的其它集成电路时，导电层116提供电接触部，通过电接触部，集成电路与其它部件互连，例如印刷电路板(未示出)。在一个或多个实施方式中，导电层116可以包括导电材料，例如金属材料(例如铝、铜等)，或类似材料。
导电层116可以在与半导体器件100相关联的不同电部件之间提供电互连。例如，配置在半导体晶片102之上的第一导电层116可以给配置在另一器件(例如集成电路管芯140)之上的第二导电层116提供电互连。在另一实例中，配置在半导体晶片102之上的导电层116可以通过与一个或多个焊料凸块118的电互连。提供焊料凸块118以在导电层116与形成在印刷电路板(未示出)或另外的半导体器件的表面上的对应的焊盘(未示出)之间提供机械和/或电互连。在一个或多个实施方式中，焊料凸块118可以由无铅焊料制成，例如锡-银-铜(Sn-Ag-Cu)合金焊料(即，SAC)、锡-银(Sn-Ag)合金焊料、锡-铜(Sn-Cu)合金焊料等。然而，预期也可以使用锡-铅(PbSn)焊料。
可以将凸块界面120施加至导电层116，以在导电层116与焊料凸块118之间提供可靠的互连边界。例如，在图1中所示的半导体器件100中，凸块界面120包括施加至集成电路芯片102的导电层116的凸块下金属化层(UBM)122。UBM 122可以具有多种成分。例如，UBM 122包括多层不同的金属(例如，铝(Al)、镍(Ni)、铜(Cu)等)，其用作粘结层、扩散阻挡层、可焊层、氧化阻挡层等。然而，也可以是其它UBM结构。
在一个或多个实施方式中，半导体器件100可以采用再分布层(“RDL”)配置。RDL配置采用由薄膜金属(例如，铝、铜等)再布线构成的再分布结构124以及将导电层116再分布至可以更均匀地配置在半导体器件100的表面之上的凸块界面120(例如，UBM焊盘)的面阵的互连系统。随后，将焊料凸块118设置在这些凸块界面120之上，以形成凸块组件126。
如图1中所示，再分布层124可以包括为焊料凸块118提供进一步结构支撑的翼部124A、124B。结构支撑可以减小半导体器件100的应力，在各种测试阶段(例如温度循环、坠落测试等)期间这可以防止半导体器件100破裂。在一个或多个实施方式中，翼部124A、124B提供可以延伸至接近于焊料凸块118的宽度(W)的再分布层124延伸部。然而，预期在一些实施方式中翼部124A、124B可以延伸超出(例如，大于)焊料凸块118的宽度(W)，而在其它实施方式中可以不延伸出(例如，小于)焊料凸块118的宽度(W)。预期翼部124A、124B的延伸部可以根据半导体器件100的不同特性而变化，例如半导体器件100的结构要求、半导体器件100的功率要求等。
虽然图1示出了采用再分布层(“RDL”)配置的半导体器件100，预期这里所示出和所描述的半导体器件100也可以采用焊盘上凸块(“BOP”)配置。BOP配置可以采用设置在凸块界面120(例如，UBM焊盘)之下导电层116。
总体来看，焊料凸块118和关联的凸块界面120(例如，UBM122)包括凸块组件126，其配置成提供形成于半导体晶片102中的集成电路与印刷电路板(未示出)的机械和/或电互连。
半导体器件100还包括设置在半导体晶片102的第二面(例如背面或与形成的集成电路相对的面)上的粘结材料128。粘结材料128被配置成一旦集成电路管芯140被放置到半导体晶片102上时，接合半导体晶片102和集成电路管芯140。可以以各种方式配置粘结材料128。例如，粘结材料128可以是诸如苯并环丁烯(BCB)或类似的粘结介电材料。在一个实施方式中，粘结材料128被配置成被构图(例如，不连续的)以使得当出于接合目的而垂直按压粘结材料128时(例如，使集成电路管芯140接触到粘结材料128)能够横向扩展。在这个实施方式中，构图的粘结材料128至少部分地涂覆在半导体晶片102的第二表面之上，然后对其进行构图以使得粘结材料128能够在接合工序期间横向回流。而且，在粘结材料128的回流期间，粘结材料128的作用在于平坦化半导体晶片102的第二表面(例如，当半导体晶片102不平坦时)。
半导体器件100包括附接到半导体晶片102的第二面(例如背面)的集成电路管芯140。在实施例中，集成电路管芯140包括在集成电路管芯140和半导体晶片102的电互连之间起电连接作用的导电焊盘116(例如接合焊盘)。导电焊盘116可被暴露或被钝化层覆盖。在实施方式中，集成电路管芯140附接到半导体晶片102的第二面上的粘结材料128。在一个实施方式中，使用作为粘结材料128的苯并环丁烯(BCB)，将集成电路管芯140附接到半导体晶片102的背面。另外，使用形成在半导体晶片102中的对准标记106，集成电路管芯140可附接和正确地对准。
在一个实施例中并如图1A中所示，集成电路管芯140附接到半导体晶片102的第二面(例如背面)和粘结材料128。在这个实施例中，集成电路管芯140包括在集成电路管芯140和半导体晶片102之间起电互连作用的导电焊盘116。另外，盖晶片104可被附接到半导体晶片102和粘结材料128，这里盖晶片104包括配置成容纳集成电路管芯140的预形成的凹槽138。盖晶片104可包括被配置成向集成电路管芯140提供保护的晶片(例如未加工的无源硅晶片)。盖晶片104用来在结构上和环境上保护集成电路管芯102。当需要减小半导体器件100的重量和/或体积时盖晶片104可被减薄。在某些实施方式中，盖晶片104可以是基底以使得集成电路管芯140至少部分地暴露。在这些实施方式中，凹槽138可被至少部分地填充模制化合物或包封材料以进一步保护集成电路管芯140。
在另一个实施例中且如图1B中所示，半导体晶片102的第二面(例如背面)被构图并被湿法蚀刻以形成配置成容纳集成电路管芯140的凹槽138。凹槽138被配置成容纳实质上平面的集成电路管芯140。集成电路管芯140所附接的半导体晶片102的第二表面和粘结材料128必须是实质上平面的以形成牢固的附接。在某些实施方式中，凹槽138随后可填充有模制或包封材料以进一步保护集成电路管芯102。
半导体器件100还包括延伸贯穿半导体晶片102和粘结材料128直至集成电路管芯140的至少一个导电层116的过孔130(例如，穿衬底过孔(TSV))。如图1A和1B中所示，过孔130包括导电材料132，其在半导体晶片102的第一导电层116与集成电路管芯140的第二导电层116之间提供电互连。在一个或多个实施方式中，导电材料132可以包括金属材料(例如铜、铝等)。例如，过孔130可以在形成于半导体晶片102中的第一集成电路和形成于集成电路管芯140中的第二集成电路之间提供电互连。
过孔130还包括绝缘衬垫(liner)134，以使得设置在过孔130中的导电材料132与半导体晶片102电隔离。如图1A和1B中所示，绝缘衬垫134沉积在过孔130中，使得绝缘衬垫134延伸穿过过孔130至少实质上半导体晶片104的厚度(例如，第一表面至第二表面)，以及至少实质上粘结材料128至集成电路管芯140的导电焊盘116的厚度。可以以各种方式配置绝缘衬垫134。例如，绝缘衬垫134可以是绝缘材料(例如氧化物材料、氮化物材料等)。绝缘衬垫134的形成是通过如下方式进行的：在过孔130中沉积绝缘材料以及随后蚀刻绝缘材料以形成沿过孔130的侧壁的绝缘衬垫134。在一个或多个实施方式中，可以通过等离子体增强化学气相沉积(PECVD)技术沉积绝缘材料，随后向下各向异性蚀刻绝缘材料直至集成电路管芯140的接触焊盘116，以形成绝缘衬垫134。在一个或多个实施方式中，绝缘材料可以包括二氧化硅(SiO2)材料或类似材料。
图1A和1B中示出了晶片和附接的集成电路管芯(例如，半导体晶片102、集成电路管芯140)，但是预期半导体器件100可以采用额外的堆叠并接合在一起的晶片和/或管芯。例如，可以在半导体晶片102的第一或第二表面上设置第三管芯，并在其中形成一个或多个过孔。预期可以根据半导体器件100的特性(例如，设计要求、结构要求等)而采用多个穿硅过孔配置。
根据本公开内容，半导体器件100包括通过粘结材料128接合在一起的半导体晶片102和集成电路管芯140。在某些实施例中，在将集成电路管芯140设置和附接到半导体晶片102的第二表面(例如背面)上并与粘结材料128接触之前，可以对粘结材料128进行选择性构图。如果粘结材料128被构图，选择性构图可以使得粘结材料128能够在接合工序期间横向回流。一旦接合工序完成(例如，在粘结材料128固化后等)，形成延伸贯穿半导体晶片102和粘结材料128直至在集成电路管芯140中的导电层116的过孔130。集成电路管芯140的导电层116配置为提供与一个或多个形成在半导体晶片102中的集成电路的电互连。过孔130包括导电材料132，导电材料132还在半导体晶片102的导电层116与集成电路管芯140的导电层116之间提供互连，使得半导体晶片102的集成电路电连接至形成在集成电路管芯140中的集成电路。一旦制造完成，可以采用适当的晶片级封装工艺来分割并封装单个半导体器件100。在一个或多个实施方式中，被分割的半导体器件可以包括晶片芯片尺寸封装器件，其可进一步附接到另一个器件(例如印刷电路板)以形成电子器件。
示例制造工艺
图2示出的示例工艺200采用晶片级封装技术来制造三维半导体器件，例如图1A和1B所示的半导体器件100。图3A至图3G示出了可以用于制造图1A和1B中所示的半导体器件300(例如半导体器件100)的示例晶片的截面。如图3A中所示，半导体晶片302包括第一表面(例如顶或前面)和第二表面(例如底或背面)。半导体晶片302包括形成在第一表面附近的一个或多个集成电路(未示出)。集成电路连接至一个或多个接触焊盘316(例如，金属焊盘等)，其被配置为提供电接触部，通过所述电接触部将集成电路互连至与半导体器件300相关联的其它部件(例如，其它集成电路、印刷电路板等)。半导体晶片302还可以包括一个或多个互连层332、316，由各种导电和绝缘材料形成，例如二氧化硅(SiO2)、铝、铜、钨等，并且形成在接触焊盘316和半导体晶片102的第一表面之间。钝化层336覆盖互连层332、316和半导体晶片302的其它部件，以给集成电路提供保护和绝缘。钝化层336可以被平坦化或者可以是不平坦的，并且可具有经构图的孔，以给接触焊盘316提供通路。
如图2中所示，半导体晶片接合至载体晶片(方框202)。例如，如图3B中所示，半导体晶片302通过临时粘结材料344接合至载体晶片342。在一个或多个实施方式中，临时粘结材料344可以是可溶性接合剂或蜡。在一个或多个背部研磨工艺中，载体晶片342被配置为给半导体晶片302提供结构支撑。一旦载体晶片342接合至半导体晶片302，就对半导体晶片302的第二表面(例如背面)应用背部研磨工艺，以实现半导体器件的堆叠和高密度封装(方框204)。
如图3中所示，半导体器件300包括具有第一表面和第二表面的半导体晶片302。第一表面包括形成在其中的一个或多个集成电路。集成电路连接至一个或多个接触焊盘316，以在集成电路和其它与半导体器件300相关联的部件(例如，其它集成电路、印刷电路板等)之间提供电互连。钝化层(例如SiO2)至少部分地覆盖第一表面，以在后续制造步骤中给集成电路提供保护。
在某些实施例中，半导体晶片的第二侧(例如背面)被构图和蚀刻(方框206)。在这些实施例中并如图3G中所示，半导体晶片302的第二侧被构图(例如使用光刻)和湿法蚀刻以形成适合于容纳集成电路管芯340的凹槽338。湿法蚀刻可包括将半导体晶片302暴露于蚀刻剂(例如氢氧化钾(KOH)、缓冲氢氟酸等)以移除半导体晶片302的背面的暴露部分。在某些实施例中，半导体晶片302的第一侧可由气体缓冲和保护，而半导体晶片302的第二侧被蚀刻以形成凹槽338。
如图2中所示，半导体晶片的第二表面涂覆有粘结材料(方框208)。在半导体晶片302被构图和蚀刻以形成凹槽338的实施方式中，半导体晶片302的第二侧以及凹槽338涂覆有粘结材料328。粘结材料328可以配置为粘结电介质(例如苯并环丁烯(BCB)等)。一旦将粘结材料328施加到半导体晶片302，就可以对粘结材料328进行构图，以使得当按压集成电路管芯340使其接触到经构图的粘结材料328时，经构图的粘结材料328能够横向扩展。
接着，集成电路管芯被放置在粘结材料和半导体晶片上(方块210)。如图3C所示，集成电路管芯340的放置包括将集成电路管芯340放置在半导体晶片302的第二侧上的粘结材料328上。如果已经对半导体晶片30进行蚀刻，就将集成电路管芯340放置在由蚀刻工艺形成的凹槽338中。预期一旦将集成电路管芯340附接到半导体晶片302的第二侧，就可以利用固化工艺来进一步硬化粘结材料328。
在半导体晶片没有被蚀刻形成凹槽的实施例中，盖晶片被放置在半导体晶片的背面之上以及集成电路管芯之上(方块212)。如图3D中所示，放置盖晶片304包括将具有预先形成的凹槽338的盖晶片304放置在半导体晶片302的第二侧上(半导体晶片302的第二侧显示在图3D的上面)，这里预先附接的集成电路管芯340被容纳在预先形成的凹槽338中。在实施方式中，盖晶片304被附接到粘结材料328，其可随后被固化。在某些实施例中，放置盖晶片304可包括研磨盖晶片304以使得集成电路管芯340的一部分被暴露。在这些特定的实施例中，介于盖晶片304和集成电路管芯340之间的凹槽338可被填充有模制材料或包封材料，用以进一步的支撑和/或环境保护。
预期可以采用各种对准工序来对准集成电路管芯340、半导体晶片302、载体晶片342、和/或盖晶片304。在实施方式中，可以利用对准标记技术来对准每个部件。例如，半导体晶片302可包括一个或多个对准标记306，以在放置和/或接合过程中准确地将半导体晶片302对准集成电路管芯340、载体晶片342、和/或盖晶片304。在实施方式中，可以利用可见光/红外光对准技术来对准每个部件。在实施方式中，设置在半导体晶片302上方的顶部可见光源(未示出)提供可见光以准确地对准半导体晶片302。然后，设置在半导体晶片302上方的顶部红外光探测器(未示出)结合设置在半导体晶片302下方的底部红外光源，实现了对集成电路管芯340、载体晶片342和/或盖晶片304的定位。红外光学器件可以配置为提供红外光，使得操作者利用适当的放大和可视化装置，能够观察晶片和/或部件，以实现与已经准确对准的半导体晶片302的准确对准。
然后，从半导体晶片移除载体晶片(方框214)，通过充分加热临时粘结材料(例如，临时粘结材料344)以实现载体晶片(如载体晶片342)(参见图3E)的去除。然后，形成贯穿半导体晶片和粘结材料、向下(半导体晶片的第二侧显示在图3E的底部)直至设置为集成电路管芯的一部分的导电层的过孔(方框216)。通过蚀刻贯穿半导体晶片302和粘结材料328的孔口来形成过孔330。如图3F和3G中所示，利用一种或多种光刻和蚀刻技术，形成贯穿半导体晶片302和粘结材料328的过孔330。例如，一旦半导体晶片302被构图，就执行蚀刻以去除各个绝缘层(例如，钝化层)、硅层、粘结材料等。蚀刻步骤被配置为形成过孔330并停止于导电焊盘(例如，集成电路管芯340的导电焊盘316)上。预期可以根据半导体器件300、过孔330等的要求而使用不同的蚀刻技术(例如，干法蚀刻、湿法蚀刻等)。
在过孔中形成绝缘衬垫(方框218)，以使得半导体晶片与过孔电隔离。在实施方式中，首先通过等离子体增强化学气相沉积(PECVD)技术沉积绝缘材料，然后向下各项异性蚀刻绝缘材料直至导电层316，以形成如图3F和3G中所示的绝缘衬垫334。而且，可以在半导体晶片302的第一表面之上沉积扩散阻挡金属(例如，钛等)和籽晶金属作为电互连层的一部分(例如再分布层124、导电材料332、导电焊盘316等)。可以对阻挡金属和籽晶金属进行构图(例如，通过光刻)，以在后续的制造阶段在半导体晶片302和集成电路管芯340之间进一步提供电互连。
然后在过孔中沉积导电材料(方框220)，以在半导体晶片与集成电路管芯之间提供电互连。例如，如图3F和3G中所示，导电材料332(例如，铜，或类似材料)沉积在过孔330中，以在半导体晶片302的导电层316与集成电路管芯340的导电层316之间形成电互连。在一个或多个实施方式中，通过电镀来选择性地镀上导电材料332，以形成电互连。而且，在一个或多个实施方式中，沉积在过孔330中的导电材料332也可以用作导电材料，用于再分布结构，例如图3F和3G中所示的再分布结构324。因此，在过孔330中沉积导电材料332也可以导致再分布结构的形成。预期可以使用更多的半导体制造技术来完成半导体器件300的制造工艺。例如，可以加入进一步的光刻胶剥离、籽晶和阻挡金属的蚀刻以电隔离镀上的线路、以及钝化层的沉积。例如，可以去除未镀覆区域内的籽晶和阻挡金属以形成电互连。
一旦晶片制造工艺完成，就可以采用适当的晶片级封装工艺来分割并封装单个半导体器件(方框222)。在一个或多个实施方式中，被分割的半导体器件可以包括晶片芯片级封装器件。
总结
虽然采样专用于结构特征和/或工艺操作的语言描述了主题，但是应当理解，所附权利要求中所定义的主题未必受以上所描述的具体特征或行为的限制。相反，以上所描述的具体特征和行为仅作为实施权利要求的示例形式而公开。

Claims (20)

1.一种半导体器件，包括：
具有第一表面和第二表面的经加工的半导体晶片，其中所述经加工的半导体晶片包括设置在所述第一表面之上的导电层；
集成电路管芯，其通过粘结材料耦接到所述经加工的半导体晶片的所述第二表面，其中所述集成电路管芯包括导电焊盘；
过孔，其贯穿所述经加工的半导体晶片的所述第一表面直至所述经加工的半导体晶片的所述第二表面而形成，其中所述过孔包括导电材料，所述导电材料被配置为将所述集成电路管芯的所述导电焊盘电耦接到所述经加工的半导体晶片。
2.根据权利要求1所述的半导体器件，其中所述经加工的半导体晶片包括具有设置在所述第二表面上的蚀刻出的凹槽的经加工的半导体晶片，其中所述凹槽被配置为容纳所述集成电路管芯。
3.根据权利要求1所述的半导体器件，进一步包括：
盖晶片，其附接到所述经加工的半导体晶片的所述第二表面并处于所述集成电路管芯之上，其中所述盖晶片包括被配置为容纳所述集成电路管芯的凹槽。
4.根据权利要求1所述的半导体器件，其中所述粘结材料包括苯并环丁烯(BCB)。
5.根据权利要求1所述的半导体器件，其中所述过孔进一步包括被配置为将所述顶部晶片和所述粘结材料与设置在所述过孔中的所述导电材料电隔离的绝缘衬垫。
6.根据权利要求5所述的半导体器件，其中所述绝缘衬垫至少实质上延伸穿过所述顶部晶片的厚度并且至少实质上延伸穿过所述粘结材料的厚度。
7.根据权利要求6所述的半导体器件，其中所述绝缘衬垫包括二氧化硅。
8.根据权利要求5所述的半导体器件，其中所述导电材料包括形成在所述绝缘衬垫之上的铜的籽晶层。
9.根据权利要求1所述的半导体器件，其中所述导电材料包括铜。
10.根据权利要求1所述的半导体器件，其中所述导电材料从所述过孔延伸以在所述经加工的半导体晶片的所述第一表面附近形成再分布结构。
11.根据权利要求1所述的半导体器件，进一步包括电耦接到所述导电层的焊料凸块组件。
12.一种电子器件，包括：
印刷电路板；以及
耦接到所述印刷电路板的半导体器件，所述半导体器件包括：
具有第一表面和第二表面的经加工的半导体晶片，其中所述经加工的半导体晶片包括设置在所述第一表面之上的导电层；
集成电路管芯，其通过粘结材料耦接到所述经加工的半导体晶片的所述第二表面，其中所述集成电路管芯包括导电焊盘；以及
过孔，其贯穿所述经加工的半导体晶片的所述第一表面直至所述经加工的半导体晶片的所述第二表面而形成，其中所述过孔包括导电材料，所述导电材料被配置为将所述集成电路管芯的所述导电焊盘电耦接到所述经加工的半导体晶片。
13.一种工艺，包括：
通过临时粘结材料将载体晶片接合至经加工的半导体晶片，所述载体晶片具有第一表面和第二表面，所述经加工的半导体晶片具有第一表面和第二表面，所述载体晶片被配置为向所述经加工的半导体晶片提供结构支撑，并且所述经加工的半导体晶片的所述第一表面和所述载体晶片的所述第二表面与所述临时粘结材料接触；
用粘结材料涂覆所述经加工的半导体晶片的第二表面；
将集成电路管芯放置在所述经加工的半导体晶片的所述第二表面上的所述粘结材料上；
将所述载体晶片从所述经加工的半导体晶片移除；
形成贯穿所述经加工的半导体晶片和所述粘结材料直至所述集成电路管芯上的导电焊盘的过孔；以及
分割所述经加工的半导体晶片。
14.根据权利要求13所述的工艺，进一步包括：
在所述半导体晶片的第二侧上形成凹槽，所述凹槽被配置为容纳所述集成电路管芯。
15.根据权利要求14所述的半导体器件，其中在所述半导体晶片的所述第二侧上形成凹槽包括对所述半导体晶片的所述第二侧进行构图和湿法蚀刻。
16.根据权利要求13所述的工艺，进一步包括：
将盖晶片放置在所述半导体晶片的所述第二侧上和所述集成电路管芯之上，其中所述盖晶片包括被配置为容纳所述集成电路管芯的凹槽。
17.根据权利要求16所述的半导体器件，其中将盖晶片放置在所述半导体晶片的所述第二侧上和所述集成电路管芯之上包括将所述盖晶片放置在所述半导体晶片的所述第二侧上和所述集成电路管芯之上以及研磨所述盖晶片的表面以暴露所述集成电路管芯。
18.根据权利要求13所述的半导体器件，其中用粘结材料涂覆所述经加工的半导体晶片的第二表面包括用苯并环丁烯(BCB)涂覆所述经加工的半导体晶片的所述第二表面。
19.根据权利要求13所述的半导体器件，其中将集成电路管芯放置在所述经加工的半导体晶片的所述第二表面上的所述粘结材料上包括放置所述集成电路管芯和用模制化合物包封所述集成电路管芯。
20.根据权利要求13所述的半导体器件，其中形成贯穿所述经加工的半导体晶片和所述粘结材料的过孔包括至少部分地在所述半导体晶片的所述第一表面之上沉积导电材料以形成再分布结构。
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