CN104124283A - 一种掺杂的肖特基势垒器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种掺杂的肖特基势垒器件及其制备方法；该肖特基势垒器件具有掺磷肖特基势垒区(P-MSi)，较传统的肖特基器件，在金属硅化物中，进行低能量、小束流注入掺杂磷，通过快速退火激活磷杂质，形成掺杂磷的金属硅化物势垒结（P-MSi），同等面积下，具有低的正向饱和压降(VF)的优势。

Description

一种掺杂的肖特基势垒器件及其制备方法
技术领域
本发明主要涉及到肖特基势垒器件的势垒结成分和制造流程，尤其涉及一种肖特基势垒器件的掺磷的金属硅化物势垒结和生产制造的制做流程。
背景技术
肖特基半导体器件广泛应用于直流-直流转换器、电压调节器（电信传输/伺服器、交流电源适配器及充电器领域，基于肖特基器件较普通PN结二极管性能优势，其具有较低的正向饱和压降(VF)，因此同等面积下，肖特基器件具有更低的正向饱和压降，将更具有竞争优势；而本发明提供一种掺杂的肖特基势垒器件，在同等条件下，较常规肖特基势垒器件具有低的正向饱和压降，且工艺制作方法与传统的制作方法兼容，容易实现。
发明内容
本发明的肖特基势垒器件具有低的正向饱和压降，且与传统的制作流程，兼容，只需稍作改动，即可实现。
本发明提供一种肖特基势垒器件及其制备方法。
1、一种掺杂的肖特基势垒器件，其特征在于：势垒结为金属硅化物势垒层掺杂磷后，形成的一种掺杂的肖特基势垒层(P-MSi)。
2、如权利要求1所述的一种掺杂的肖特基势垒器件，其特征在于：所述的肖特基势垒层（P-MSi）是由溅射的薄层势垒金属，与外延层顶部N-型半导体材料，在450℃-500℃氮气氛下合金形成金属硅化物势垒结（MSi）后，采用低能量小束流注入掺杂磷后采用800-900℃的快速退火，形成掺杂的势垒层（P-MSi）。
3、如权利要求1所述的一种掺杂的肖特基势垒器件的制作方法，其特征在于：可形成掺磷的金属硅化物势垒结的肖特基势垒器件的制造流程，包括如下步骤：
A、在N-外延层上生长氧化层，经过第一次光刻、腐蚀工步，将P+环区刻开，进行硼掺杂推结形成终端保护环P+；
B、再经过第二次光刻、腐蚀工步，将势垒区刻开，漏出N-表层；
C、经过薄层金属淀积、低温氮气合金工步，在N-表层形成金属硅化物肖特基势垒层（MSi），通过选择腐蚀，将势垒区多余的金属及氧化层上的金属去除；
D、采用低能量、小束流注入工步，在金属硅化物中进行磷掺杂，通过800-900℃的快速退火，将掺杂的磷激活，形成掺杂磷的金属硅化物肖特基势垒层（P-MSi）；此掺杂磷的金属硅化物肖特基势垒层，较无注入掺杂的金属硅化物肖特基势垒层势垒高度降低；掺杂的磷杂质激活后分布不能超过金属硅化物肖特基势垒层(MSi)厚度，否则将会导致反向漏电流大幅度的增加，因此选择合适的注入剂量、能量和快速退火温度、时间匹配是重要的控制点；
E、进行正面金属层蒸镀，通过第三次光刻、腐蚀，形成正面金属电极；
F、利用减薄技术将衬底层(N+)底部减薄，再进行背面金属层蒸镀，整个器件结构形成。
本发明的肖特基势垒器件的加工生产制造流程，其特点是在传统制造流程上增加一步低能量、小束流注入，在金属硅化物中掺杂磷，通过快速退火激活磷杂质，形成掺磷的金属硅化物势垒结（P-MSi），此肖特基势垒器件具有低正向饱和压降的，可提高竞争优势。
附图说明
图1为本发明一种肖特基势垒器件结构图；
图2 为本发明的肖特基势垒层掺杂浓度分布图；
图3为采用本发明的肖特基器件正向I-V曲线与传统肖特基器件比较图；
图4为采用本发明的肖特基器件反向V-I曲线与传统肖特基器件比较图。
具体实施方式
图1示出了本发明一种掺杂的肖特基势垒器件结构示意图，下面结合图1说明一种采用本发明的肖特基势垒器件制造流程。
加工制程如下：
A、在N-外延层上生长氧化层，经过第一次光刻、腐蚀工步，将P+环区刻开，进行硼掺杂推结形成终端保护环P+；
B、再经过第二次光刻、腐蚀工步，将势垒区刻开，漏出N-表层；
C、经过薄层金属淀积、低温氮气合金工步，在N-表层形成金属硅化物肖特基势垒层（MSi），通过选择腐蚀，将势垒区多余的金属及氧化层上的金属去除；
D、采用低能量、小束流注入工步，在金属硅化物中进行磷掺杂，通过800-900℃的快速退火，将掺杂的磷激活，形成掺杂磷的金属硅化物肖特基势垒层（P-MSi）；此掺杂磷的金属硅化物肖特基势垒层，较无注入掺杂的金属硅化物肖特基势垒层势垒高度降低；掺杂的磷杂质激活后分布不能超过金属硅化物肖特基势垒层(MSi)厚度，否则将会导致反向漏电流大幅度的增加，因此选择合适的注入剂量、能量和快速退火温度、时间匹配是重要的控制点；
E、进行正面金属层蒸镀，通过第三次光刻、腐蚀，形成正面金属电极；
F、利用减薄技术将衬底层(N+)底部减薄，再进行背面金属层蒸镀，整个器件结构形成。
图2示出本发明一种掺杂的肖特基势垒器件结构的势垒层掺杂浓度分布示意图，下面结合图2说明本发明的肖特基势垒器件与常规肖特基势垒器件的势垒层浓度分布比较。
图2中2曲线为正常工艺的肖特基势垒层磷浓度分布曲线，势垒层中的磷浓度较N-外延层相当；1曲线为本发明的掺杂的肖特基势垒层磷浓度分布曲线，是经过低能量小束流注入磷、快速退火工艺后形成的分布曲线；从理论公式中可知金属硅化物的势垒高度与磷浓度成反比，因此本发明的势垒层分布结构可降低高阻势垒层的势垒高度；在N-外延硅层界面处留有薄层未受掺杂影响的金属硅化物层，当注入的磷杂质分布区超过金属硅化物层后进入N-区后，器件的反向漏电电流将大幅度的升高，为了得到更优化的特性，控制注入能量、剂量及快速退火的温度、时间尤为重要。
按本发明所示肖特基器件及其生产制造流程，进行生产的肖特基器件与常规肖特基器件进行测试对比，正向I-V曲线如图3所示，反向V-I曲线如图4所示。
图3示出了使用相同版图尺寸为38mil、势垒金属为镍金属的采用本发明的掺杂势垒，磷注入能量10KEV、剂量5E12、850℃快速退火25秒的肖特基器件与传统肖特基器件正向I-V曲线比较图。
该图为图示仪测试的正向I-V曲线，使用此发明的肖特基器件正向导通曲线（11）与传统肖特基器件正向导通曲线（12）的测试曲线图比较，本发明的肖特基势垒器件正向饱和压降VF比传统的肖特基器件正向饱和压降VF低，在IF=1.5A时,本发明的肖特基势垒器件正向饱和压降VF比传统的肖特基器件正向饱和压降VF低28mV；采用本发明的肖特基势垒器件VF性能存在竞争优势。
图3示出了使用相同版图尺寸为38mil、势垒金属为镍金属的采用本发明的掺杂势垒，磷注入能量10KEV、剂量5E12、850℃快速退火25秒的肖特基势垒器件反向V-I曲线与传统肖特基器件比较图。
该图为图示仪测试的正向V-I曲线，使用此发明的肖特基势垒器件反向击穿曲线（21）与传统肖特基器件反向击穿曲线（22）的测试曲线图比较，本发明的肖特基势垒器件反向漏电IR比传统的肖特基器件反向漏电流IR略高，在VR=50V时,本发明的肖特基势垒器件反向漏电IR测试值0.032mA比传统的肖特基器件反向漏电IR测试值0.028mA高0.004mA,符合测试标准的IR低于50uA要求，满足使用要求；采用本发明的肖特基势垒器件反向性能无明显差异。
    通过上述实施例阐述了本发明，同时也可以采用其它实施例实现本发明。本发明不局限于上述具体实施例，因此本发明由所附权利要求范围限定。

Claims (3)

1.一种掺杂的肖特基势垒器件，其特征在于：势垒结为金属硅化物势垒层掺杂磷后，形成的一种掺杂的肖特基势垒层(P-MSi)。
2.如权利要求1所述的一种掺杂的肖特基势垒器件，其特征在于：所述的肖特基势垒层（P-MSi）是由溅射的薄层势垒金属，与外延层顶部N-型半导体材料，在450℃-500℃氮气氛下合金形成金属硅化物势垒结（MSi）后，采用低能量小束流注入掺杂磷后采用800-900℃的快速退火，形成掺杂的势垒层（P-MSi）。
3.如权利要求1所述的一种掺杂的肖特基势垒器件的制作方法，其特征在于：可形成掺磷的金属硅化物势垒结的肖特基势垒器件的制造流程，包括如下步骤：
A、在N-外延层上生长氧化层，经过第一次光刻、腐蚀工步，将P+环区刻开，进行硼掺杂推结形成终端保护环P+；
B、再经过第二次光刻、腐蚀工步，将势垒区刻开，漏出N-表层；
C、经过薄层金属淀积、低温氮气合金工步，在N-表层形成金属硅化物肖特基势垒层（MSi），通过选择腐蚀，将势垒区多余的金属及氧化层上的金属去除；
D、采用低能量、小束流注入工步，在金属硅化物中进行磷掺杂，通过800-900℃的快速退火，将掺杂的磷激活，形成掺杂磷的金属硅化物肖特基势垒层（P-MSi）；此掺杂磷的金属硅化物肖特基势垒层，较无注入掺杂的金属硅化物肖特基势垒层势垒高度降低；掺杂的磷杂质激活后分布不能超过金属硅化物肖特基势垒层(MSi)厚度，否则将会导致反向漏电流大幅度的增加，因此选择合适的注入剂量、能量和快速退火温度、时间匹配是重要的控制点；
E、进行正面金属层蒸镀，通过第三次光刻、腐蚀，形成正面金属电极；
F、利用减薄技术将衬底层(N+)底部减薄，再进行背面金属层蒸镀，整个器件结构形成。
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