CN104103642A - 非易失性存储器件 - Google Patents

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Abstract

一种非易失性存储器件包括：栅结构，所述栅结构包括形成在衬底之上的选择栅以及形成在选择栅的一个侧壁上并具有P型沟道的存储器栅；漏极区，所述漏极区形成在衬底中、位于栅结构的一个侧壁处，并与存储器栅的一部分重叠；以及源极区，所述源极区形成在衬底中、位于栅结构的另一个侧壁处，并与选择栅的一部分重叠。存储器栅包括行和列的网格，具有选择性地形成非易失性存储器件中的存储器的1和0的比特。

Description

非易失性存储器件
相关申请的交叉引用
本申请要求2013年4月8日提交的韩国专利申请第10-2013-0038041号的优先权，其全文通过引用并入于此。
技术领域
本发明的示例性实施例涉及一种半导体器件制造技术，更具体地，涉及一种非易失性存储器件。
背景技术
近来已涌现出不论何时何地都可方便使用所需信息的数字媒体设备。受到认可的各种数字设备需要能将取得的影像、录制的音乐及各种数据进行储存的储存媒介。因此，非存储器半导体领域的芯片上系统（SoC）技术根据高集成趋势而备受关注，全球半导体公司争相改善SoC技术。SoC技术指的是将所有系统技术集成到一个半导体中的技术。当系统设计技术未分离时，将变得难以发展非存储器半导体部分。
SoC领域中集成复杂技术的主要产品之一为嵌入式存储器，在嵌入式存储器中备受关注的是快闪存储器。快闪存储器可划分为浮栅型及硅-氧化物-氮化物-氧化物-硅（SONOS）控制栅型。近来，已迅速对SONOS型进行研究。作为参考，SONOS型快闪存储器为非易失性存储器件，其使用在材料层（例如，氮化物）的捕获地址中捕获电子或空穴、或从所述捕获地址释放电子或空穴的机制。
图1为现有的非易失性存储器件的剖面图。
参见图1，现有的SONOS型快闪存储器件将叙述如下。层叠有存储器层105和栅电极106的存储器栅MG形成在衬底101之上。间隔件107形成在存储器栅MG的两个侧壁上。源极和漏极区108形成在衬底101中、位于存储器栅MG的两侧。存储器层105包括顺序层叠的隧穿绝缘层102、电荷捕获层103及电荷阻挡层104。栅电极106作为控制栅。
然而，现有的非易失性存储器件也就是SONOS型快闪存储器件具有在擦除操作期间发生过度擦除的问题。为了解决此问题，可能需要除了基本操作（例如，编程/读取/擦除操作）外的诸如恢复的额外操作及用于所述额外操作的外围电路。因此，在减小非易失性存储器件的尺寸时有所限制。作为参考，与具有数GB容量的独立存储器相比，嵌入式存储器占据相对小的面积。因此，为了减小嵌入式存储器的尺寸，更重要的是减小外围电路（诸如，译码器、电荷泵、控制逻辑等）的面积（或尺寸）而非嵌入式存储器的尺寸。
此外，现有的非易失性存储器件在编程操作期间使用热载流子注入（HCI）。然而，HCI所具有的问题在于电荷捕获层103中所捕获的电荷的分布宽，且电子及空穴在电荷捕获层103内的分布不均匀，也就是发生电荷捕获失配。因此，可使包括耐久性的可靠度劣化。
此外，HCI在编程操作期间消耗大量电流，并需要大尺寸的电荷泵来供应电流。因此，HCI可能不适于应用至嵌入式存储器。
发明内容
本发明的各种示例性实施例针对一种可减小外围电路的面积从而减小整个面积的非易失性存储器件。
另外，本发明的各种示例性实施例针对一种可执行低功率操作同时改善可靠度的非易失性存储器件。
根据本发明的一个示例性实施例，一种非易失性存储器件包括：栅结构，所述栅结构包括形成在衬底之上的选择栅以及形成在选择栅的一个侧壁上并具有P型沟道的存储器栅；漏极区，所述漏极区形成在衬底中、位于栅结构的一个侧壁处，并与存储器栅的一部分重叠；以及源极区，所述源极区形成在衬底中、位于栅结构的另一个侧壁处，并与选择栅的一部分重叠。
根据本发明的另一个示例性实施例，一种非易失性存储器件包括：栅结构，所述栅结构包括形成在衬底之上的选择栅以及形成在选择栅的一个侧壁上的存储器栅；漏极区，所述漏极区形成在衬底中、位于栅结构的一个侧壁处，并与存储器栅的一部分重叠；源极区，所述源极区形成在衬底中、位于栅结构的另一个侧壁处，并与选择栅的一部分重叠；以及接触结构，所述接触结构形成在栅结构之上，并将选择栅与存储器栅电合并。
根据本发明的另一个示例性实施例，一种非易失性存储器件包括：栅结构，所述栅结构包括形成在衬底之上的选择栅以及形成在选择栅的一个侧壁上并具有P型沟道的存储器栅；漏极区，所述漏极区形成在衬底中、位于栅结构的一个侧壁处，并与存储器栅的一部分重叠；源极区，所述源极区形成在衬底中、位于栅结构的另一个侧壁处，并与选择栅的一部分重叠；以及接触结构，所述接触结构形成在栅结构之上，并将选择栅与存储器栅电合并，其中接触结构与存储器栅之间的接触面积大体等于接触结构与选择栅之间的接触面积。
附图说明
图1为现有非易失性存储器件的剖面图。
图2A至2C示出根据本发明的实施例的非易失性存储器件。
图3A至3E、图4A至4E及图5A至5E示出用于制造根据本发明的实施例的非易失性存储器件的单位单元的方法。
图6为根据本发明的实施例的微处理器的结构图。
图7为根据本发明的实施例的处理器的结构图。
具体实施方式
下面将参照附图更详细地描述各种示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记直接对应于本发明的各个附图和实施例中的相似标号部分。
附图并不一定按比例绘制，在某些情况下为了清楚地示出实施例的特征可能对比例进行夸大。应当容易理解的是：本公开中的“在...上”和“在...之上”的含义应当采用最广义的方式来解释，使得“在...上”的意思不仅是“直接在...上”，而且还包括在具有中间特征或中间层的情况下“在...上”的意思，并且“在...之上”的意思不仅是直接在顶部上，还可以包括在具有中间特征或中间层的情况下在某物的顶部上的意思。
本发明的实施例提供易于应用至嵌入式存储器的非易失性存储器件。特别地，本发明的实施例提供最适于应用至嵌入式存储器的SONOS型快闪存储器。当应用所述非易失性存储器件时，可减小外围电路的尺寸（或面积），并可减小整个器件的尺寸。结果，可改善可靠度并实现低功率操作。
图2A至2C示出根据本发明的实施例的非易失性存储器件。具体地，图2A为平面图，图2B及2C分别为沿着图2A的线A-A’及B-B’截取的剖面图。
参见图2A至2C，根据本发明的实施例的非易失性存储器件包括形成在衬底201中的N型阱202。衬底201可包括半导体衬底。半导体衬底可具有单晶状态，并可包括含单晶硅的材料。举例来说，衬底201可包括绝缘体上硅（SOI）衬底，其中顺序地层叠有体硅衬底或支撑衬底、掩埋绝缘层及单晶硅层。N型阱202提供基底，非易失性存储器件特别是具有P型沟道的非易失性存储器件可在所述基底中操作。N型阱202可包括通过注入N型杂质（例如，磷（P）和/或砷（As））而形成的杂质区。
根据本发明的实施例的非易失性存储器件包括隔离层203，隔离层203形成在其中形成有N型阱202的衬底201中以限定有源区204。隔离层203可通过浅沟槽隔离（STI）工艺形成，并可包括绝缘体。N型阱202的底表面可位于隔离层203的底表面之下。视情况而定，N型阱202的底表面可位于将各个选择栅分开的隔离层203的底表面之上。N型阱202的一部分可通过隔离层203而被开口并被限定作为有源区204。有源区204可形成为具有长轴及短轴的棒型或线型。
根据本发明的实施例的非易失性存储器件包括栅结构200，栅结构200包括形成在衬底201之上的选择栅SG及形成在选择栅SG的一个侧壁上的存储器栅MG，以及形成在栅结构200的每个侧壁上的间隔件212。栅结构200可具有同时横跨有源区204及隔离层203的棒型图案或线型图案。存储器栅MG可形成在选择栅SG的一侧并具有间隔件形状。视非易失性存储器件的特性需求而定，存储器栅MG和选择栅SG可具有不同的沟道长度。因此，存储器栅MG可具有小于选择栅SG的临界尺寸（CD）。具体而言，存储器栅MG的控制电极211可具有比选择栅SG的栅电极206更小的CD。此时，存储器栅MG的CD及选择栅SG的CD表示在有源区204的长轴方向上的CD。形成在栅结构200的每个侧壁上的间隔件212可包括选自氧化物、氮化物及氮氧化物中的任何一个单层或两层或更多层的叠层。
选择栅SG用于防止过度擦除。也就是，由于根据本发明的实施例的非易失性存储器件包括选择栅SG，所述非易失性存储器件不需要例如恢复的额外操作及用于额外操作的外围电路。选择栅SG可包括同时横跨有源区204及隔离层203的棒型图案或线型图案。当从平面观看时，选择栅SG的与存储器栅MG接触的侧壁可局部凹陷。也就是，选择栅SG包括具有相对小CD的凹部。选择栅SG的凹部可定位在隔离层203之上。选择栅SG的凹部用于在下文将叙述的接触结构也就是接触插塞216与选择栅SG和存储器栅MG之间提供均匀的接触面积。
选择栅SG包括栅电介质层205和位于栅电介质层205之上的栅电极206。栅电介质层205可包括选自氧化物、氮化物及氮氧化物中的任何一个单层或两层或更多层的叠层。栅电极206可包括含硅材料或含金属材料。
存储器栅MG操作成存储器以储存数据，并可包括同时横跨有源区204及隔离层203的棒型图案或线型图案。当从平面观看时，存储器栅MG的与选择栅SG接触的侧壁可对应于选择栅SG的凹部而局部突出。也就是，存储器栅MG可包括具有相对大的CD的凸部。存储器栅MG的凸部可与选择栅SG的在接触插塞216的每侧上的凹部耦合。虽然存储器栅MG与选择栅SG具有不同的CD，但是存储器栅MG的凸部与选择栅SG的凹部可具有相同的CD。这是为了在接触插塞216与选择栅SG和存储器栅MG之间提供均匀的接触面积。存储器栅MG的凸部可定位在隔离层203之上，如同选择栅SG的凹部。这是为了稳定地形成与存储器栅MG的凸部及选择栅SG的凹部接触的接触插塞216，且为了防止在形成接触插塞216时发生由工艺变量导致的特性劣化。
存储器栅MG包括存储器层210及位于存储器层210之上的控制电极211。存储器层210不仅可插入在衬底201与控制电极211之间，还可插入在控制电极211与选择栅SG之间。也就是，存储器层210可具有L形，如图2A所示。存储器层210包括顺序地层叠有隧穿绝缘层207、电荷捕获层208及电荷阻挡层209的叠层。隧穿绝缘层207、电荷捕获层208及电荷阻挡层209中的每个可包括选自氧化物、氮化物及氮氧化物的单层或两层或更多层的叠层。举例来说，隧穿绝缘层207及电荷阻挡层209可由氧化物形成，电荷捕获层208可由氮化物形成。也就是，存储器层210可具有氧化物-氮化物-氧化物（ONO）结构。存储器层210之上的控制电极211作用成用于存储器层210的控制栅。因此，控制电极211可响应于施加至控制电极211的偏压而在存储器层210的电荷捕获层208中捕获电子或空穴、或从存储器层210的电荷捕获层208释放电子或空穴。控制电极211可包括含硅材料或含金属材料。
根据本发明的实施例的非易失性存储器件包括形成在有源区204中位于栅结构200的一侧的漏极区D，以及形成在有源区204中位于栅结构200的另一侧的源极区S。漏极区D可在有源区204中形成为相邻于存储器栅MG以与存储器栅MG的一部分重叠，源极区S可在有源区204中形成为相邻于选择栅SG以与选择栅SG的一部分重叠。如下文中所述，在单位单元的操作中，在编程操作期间可用带带隧穿（BTBT）来取代HCI，因为存储器栅MG和漏极区D彼此重叠。因此，在编程操作期间，可显著减少电流消耗，并可显著减小电荷泵的面积。
由于根据本发明的实施例的非易失性存储器件具有P型沟道，因此源极区S和漏极区D可具有P型导电性，并可包括形成在N型阱202中的P型杂质。此时，源极区S和漏极区D可具有不对称结构。具体而言，源极区S可具有轻掺杂漏极（LDD）结构，所述轻掺杂漏极（LDD）结构包括第一杂质区213及具有比第一杂质区213更大的掺杂浓度的第二杂质区214，而漏极区D例如可仅包括第二杂质区214。当在存储器栅MG下方重叠的漏极区D形成为具有例如仅包括第二杂质区214的高浓度杂质区而不形成为包括第一杂质区213和第二杂质区214的LDD结构时，可更容易执行编程操作，并可减少电阻，从而减少编程操作期间的电流消耗。
根据本发明的实施例的非易失性存储器件包括接触结构，所述接触结构与选择栅SG和存储器栅MG电连接。接触结构包括接触插塞216，接触插塞216穿过形成在衬底201之上以覆盖栅结构200的层间电介质层215而接触选择栅SG和存储器栅MG两者。接触结构，也就是接触插塞216，用于将选择栅SG和存储器栅MG电合并，使得与施加至选择栅SG的信号相同的信号同时施加至存储器栅MG。当选择栅SG和存储器栅MG被电合并时，操作可比从选择栅SG和存储器栅MG中的每个来施加信号更为简化。此外，由于选择栅译码器和存储器栅译码器可合并为一个译码器，可显著减小包括译码器的外围电路的尺寸。
接触插塞216可形成为具有长轴及短轴的矩形柱体或椭圆形柱体。这不仅是为了易于利用接触插塞216来合并选择栅SG和存储器栅MG，且也是为了在光刻工艺期间稳定地处理覆盖变化。
接触插塞216与选择栅SG之间的接触面积可等于接触插塞216与存储器栅MG之间的接触面积。具体而言，接触插塞216与选择栅SG的栅电极206之间的接触面积可等于接触插塞216与存储器栅MG的控制电极211之间的接触面积。因此，接触插塞216可设置在与选择栅SG的凹部及存储器栅MG的凸部相对应的位置，其中选择栅SG的CD等于存储器栅MG的CD。这是为了均匀地保持接触插塞216与选择栅SG及存储器栅MG之间的电阻，即使选择栅SG及存储器栅MG根据器件的特性需求（例如，沟道长度）而具有不同的CD，从而防止特性劣化。
由于具有上述结构的非易失性存储器件包括选择栅SG，非易失性存储器件可在没有诸如恢复的额外操作及用于额外操作的外围电路的情况下防止过度擦除。因此，可减小外围电路的尺寸。此外，存储器栅MG和漏极区D彼此局部地重叠，使得可在不使用HCI的情况下执行编程操作。因此，可减少编程操作期间的电流消耗，从而减小包括电荷泵的外围电路的尺寸。此外，由于非易失性存储器件包括用以电合并选择栅SG和存储器栅MG的接触结构，因此可减小包括译码器的外围电路的尺寸，同时简化操作。
由于在编程操作及擦除操作期间电荷捕获及释放被限制在存储器栅MG和漏极区D彼此重叠的区域，因此非易失性存储器件可易于控制在电荷捕获层208中捕获的电荷的分布，从而防止由电荷捕获失配所导致的特性劣化。因此，可防止包括耐久性的可靠度的劣化。
在下文，将参考图2A至2C及表1叙述根据本发明的实施例的非易失性存储器件的操作。表1示出根据本发明的实施例的非易失性存储器件的操作条件的实例。
[表1]
编程操作可使用带带隧穿（BTBT）。具体而言，由于根据本发明的实施例的非易失性存储器件具有P型沟道，编程操作可通过BTBT感生的热电子注入来执行。BTBT具有比HCI更低的电流消耗。当使用BTBT时，可以以比使用HCI时更低的电压来执行编程操作。因此，与HCI相比，可显著减小用以供应电流的电荷泵的尺寸。
更具体而言，当第一编程电压通过接触结构也就是接触插塞216施加至选择栅SG及存储器栅MG时，具有与第一编程电压相反极性的第二编程电压可同时施加至漏极区D，以执行编程操作。此时，第一编程电压可包括正电压，第二编程电压可包括负电压。举例来说，第一编程电压可包括泵浦电压VPP，第二编程电压可包括负泵浦电压-VPP。此外，接地电压VSS可施加至源极区S及N型阱202。
当泵浦电压VPP施加至存储器栅MG且负泵浦电压-VPP施加至与存储器栅MG重叠的漏极区D时，BTBT发生在存储器栅MG和漏极区D彼此重叠的区域中，由于存储器栅MG和漏极区D之间的电位差，在存储器栅MG的电荷捕获层208中捕获了由存储器栅MG和漏极区D之间发生的BTBT所产生的热电子。根据这一系列机制，可执行编程操作。在编程操作期间，在电荷捕获层208中捕获的电子被限制在发生BTBT的区域，也就是，存储器栅MG和漏极区D彼此重叠的区域。因此，可防止由电荷捕获层208中的不均匀的电荷分布及电荷捕获失配所导致的非易失性存储器件的可靠度劣化。此外，由于漏极区D例如仅包括具有相对高掺杂浓度的第二杂质区214，因此可通过BTBT的发生而容易地产生热电子，且可减少被施加用于编程操作的电压的漏极区D的电阻。
擦除操作可使用FN隧穿。具体而言，擦除操作可通过施加第一擦除电压至选择栅SG及存储器栅MG以及施加具有与第一擦除电压相反极性的第二擦除电压至源极区S、漏极区D及N型阱202来执行。此时，第一擦除电压可包括负电压，第二擦除电压可包括正电压。举例来说，第一擦除电压可包括负泵浦电压-VPP，第二擦除电压可包括泵浦电压VPP。由于根据本发明的实施例的非易失性存储器件具有P型沟道，因此非易失性存储器件可容易地施加正电压至N型阱202。当施加负泵浦电压-VPP至存储器栅MG并施加泵浦电压VPP至包括源极区S和漏极区D的N型阱202时，可通过由其间的电位差所导致的FN隧穿来执行擦除操作。
读取操作可使用正向读取方案，其中通过沿着与编程操作期间的电荷迁移方向相同方向的电荷迁移来执行读取操作。具体而言，读取操作可通过施加使能电压至选择栅SG及存储器栅MG并分别施加读取电压Vread和接地电压VSS至漏极区D和源极区S来执行。使能电压及读取电压Vread可包括负电压。使能电压可包括例如负电源电压-VCC，也就是可在选择栅SG下方感生沟道并根据在电荷捕获层208中是否捕获电荷来控制存储器栅MG下方的沟道的电压。读取电压Vread可用于根据在电荷捕获层208中是否存在电荷来判断在存储器栅MG下方是否形成沟道。读取电压Vread可具有～-1V的量值。
在下文，将参考图3A至3E、图4A至4E及图5A至5E来叙述用于制造具有上述结构的非易失性存储器件的方法。在下列叙述中，以相同术语表示的组件对应于参考图2A至2C所叙述的相同组件，即使它们是以不同的参考标号表示的。因此，省略其详细叙述。
图3A至3E、图4A至4E及图5A至5E是示出用于制造根据本发明的实施例的非易失性存储器件的单位单元的方法的图。图3A至3E为平面图，示出从衬底至栅表面及接触插塞的顶部的渐进式建立。图4A至4E及图5A至5E分别为沿着图3A至3E的右半的线A-A’及B-B’截取的剖面图。
参见图3A、4A及5A，制备衬底11。衬底11可包括半导体衬底。半导体器件可具有单晶状态，并可包括含单晶硅的材料。举例来说，衬底11可包括体硅衬底或SOI衬底。
之后，在衬底11之上形成掩模图案（未示出），并利用掩模图案作为离子注入阻挡层而将N型杂质注入至衬底11中来形成N型阱12。N型阱12是用于提供具有P型沟道的非易失性存储器件的组件，并可通过注入P和/或As来形成。
之后，在衬底11中形成隔离层13以限定有源区14。可通过将经由隔离层13形成在衬底11中的N型阱12的一部分开口来限定有源区14，且多个单位单元可形成为共享一个有源区14。隔离层13可通过STI工艺形成。STI工艺指的是形成用于隔离的沟槽并利用绝缘体将沟槽间隙填充以形成隔离层13的一系列工艺。
参见图3B、4B及5B，在衬底11之上形成预选择栅Pre-SG。预选择栅Pre-SG可形成为同时横跨有源区14及隔离层13的棒型图案或线型图案。预选择栅Pre-SG可形成为包括具有相对小的CD的凹部。此时，凹部可位于隔离层13之上。
预选择栅Pre-SG形成为层叠结构，所述层叠结构包括栅电介质层15和位于栅电介质层15之上的栅电极16。栅电介质层15可包括选自氧化物、氮化物及氮氧化物中的任何一个单层或两层或更多层的叠层。栅电极16可由含硅材料和/或含金属材料形成。预选择栅Pre-SG可通过以下一系列工艺形成：顺序地形成栅导电层（未示出）及掩模图案（未示出），以及利用掩模图案作为刻蚀阻挡层来刻蚀栅导电层和栅电介质层15。
参见图3C、4C和5C，沿着包括预选择栅Pre-SG的结构的表面形成存储器层20。存储器层20可形成为保持包括凹部的预选择栅Pre-SG的轮廓。存储器层20形成为具有顺序地层叠有隧穿绝缘层17、电荷捕获层18及电荷阻挡层19的叠层。隧穿绝缘层17、电荷捕获层18及电荷阻挡层19可包括选自氧化物、氮化物及氮氧化物中的任何一个单层或两层或更多层的叠层。举例来说，隧穿绝缘层17及电荷阻挡层19可由氧化物形成，电荷捕获层18可由氮化物形成。也就是，存储器层20可由ONO层形成。
之后，在存储器层20之上形成栅导电层（未示出），并执行例如回蚀工艺的毯式工艺（blanket process）以在预选择栅Pre-SG的每个侧壁上形成包括存储器层20及控制电极21的存储器栅MG。存储器栅MG可形成为具有与选择栅SG的凹部相对应的凸部，而其外轮廓具有笔直轮廓。此结构可通过在栅导电层的形成工艺期间调整沉积厚度来实现。
参见图3D、4D及5D，预选择栅Pre-SG被选择性刻蚀以形成对应于每个单位单元的选择栅SG。也就是，当预选择栅Pre-SG被选择性刻蚀与相邻的选择栅SG隔离时，可形成多个栅结构10。每个栅结构10包括选择栅SG及形成在选择栅SG的一个侧壁上的存储器栅MG。
之后，在栅结构10的每个侧壁上形成间隔件22，且在有源区14中位于栅结构10的两侧形成源极区S和漏极区D。此时，视源极区S和漏极区D的形状而定，可控制间隔件22的形成顺序，且相邻的单位单元可共享源极区S，图4D。
间隔件22可包括选自氧化物、氮化物及氮氧化物中的任何一个单层或两层或更多层的叠层。源极区S和漏极区D可通过例如将P型杂质注入至N型阱12中来形成。源极区S可形成为与选择栅SG局部地重叠，漏极区D可形成为与存储器栅MG局部地重叠。源极区S可形成为具有LDD结构，所述LLD结构包括第一杂质区23及具有比第一杂质区23更高的掺杂浓度的第二杂质区24，漏极区D可形成为具有第二杂质区24。也就是，源极区S和漏极区D可具有不对称的结构。
参见图3E、4E及5E，在衬底11的整个表面上形成层间电介质层25以覆盖栅结构10。层间电介质层25可包括选自氧化物、氮化物及氮氧化物中的任何一个单层或两层或更多层以上的叠层。
之后，在层间电介质层25之上形成掩模图案（未示出）。由于掩模图案用作刻蚀层间电介质层25的刻蚀阻挡层，形成接触孔26以使选择栅SG及存储器栅MG同时暴露。此时，接触孔26可形成为具有长轴及短轴的矩形形状或椭圆形状，选择栅SG通过接触孔26而暴露的面积可设定为等于存储器栅MG通过接触孔26而暴露的面积。具体而言，选择栅SG的栅电极16通过接触孔26而暴露的面积可设定为等于存储器栅MG的控制电极21通过接触孔26而暴露的面积。针对此结构，可刻蚀位于隔离层13之上的层间电介质层25，以在与选择栅SG的凹部及存储器栅MG的凸部相对应的位置形成接触孔26。
利用导电材料填充接触孔26以形成接触插塞27，图4E。此时，接触插塞27作为将选择栅SG和存储器栅MG电合并的接触结构。
之后，虽然未示出，但是通过已知的半导体制造技术来形成连接至接触插塞27、源极区S和漏极区D的插塞结构、导线等。之后，非易失性存储器件完成。
之后，将参考图6和7简要地叙述根据本发明的实施例的非易失性存储器件的应用领域的例子。
图6为根据本发明的实施例的微处理器的结构图。
参见图6，微处理器1000可控制从各种外部设备接收数据、处理接收的数据、以及之后将处理的数据传送至外部设备的一系列过程。微处理器1000可包括存储器单元1010、算术单元1020及控制单元1030。此外，微处理器1000可包括各种处理器，诸如，中央处理单元（CPU）、图形处理单元（GPU）、数字信号处理器（DSP）、应用处理器（AP）等。
存储器单元1010被配置成储存数据，作为处理器寄存器或微处理器1000中的寄存器。存储器单元1010可包括数据寄存器、地址寄存器及浮点寄存器。此外，存储器单元1010可包括各种寄存器。存储器单元1010可用于暂时储存由算术单元1020计算的数据或结果数据及储存数据的地址。
存储器单元1010可包括上述非易失性存储器件。包括根据本发明的实施例的非易失性存储器件的存储器单元1010包括栅结构，所述栅结构包括位于衬底之上的选择栅以及形成在选择栅的一个侧壁上并具有P型沟道的存储器栅。此外，存储器单元1010包括：漏极区，所述漏极区形成在衬底中、位于栅结构的一侧，且与存储器栅的一部分重叠；源极区，所述源极区形成在衬底中、位于栅结构的另一侧，且与选择栅的一部分重叠；以及接触结构，所述接触结构将选择栅与存储器栅电合并，且与存储器栅的接触面积和与选择栅的接触面积相同。存储器单元1010可减小外围电路的尺寸，从而减小器件的尺寸，并可防止包括耐久性的可靠度的劣化。通过此结构，可最小化存储器单元1010的尺寸，并可在相同面积内最大化存储器单元1010的容量。为了减小微处理器1000的尺寸，需要小尺寸的存储器单元1010。此外，为了提高微处理器1000的性能，可能需要改善存储器单元1010的可靠度。由于根据本发明的实施例的存储器单元1010可改善可靠度同时最小化尺寸，因此不仅可减小微处理器1000的尺寸，还可改善微处理器1000的性能。
算术单元1020被配置成在微处理器1000内执行算术运算。算术单元1020根据控制单元1030将命令译码所得的结果来执行四则算术运算或逻辑运算。算术单元1020可包括一个或更多个算术及逻辑单元（ALU）。
控制单元1030被配置成从外部设备（诸如，存储器单元1010、算术单元1020或微处理器1000）接收信号、提取命令或将命令译码、控制输入/输出以及执行编程过程。
除了存储器单元1010之外，根据本发明的实施例的微处理器1000可额外地包括高速缓存存储器单元1040，所述高速缓存存储器单元1040被配置成暂时储存要被输入至外部设备或从外部设备输出的数据。在此情况下，高速缓存存储器单元1040可通过总线接口1050与存储器单元1010、算术单元1020及控制单元1030交换数据。
图7为根据本发明的实施例的处理器的结构图。
参见图7，处理器1100可包括除了微处理器的功能以外的各种功能，以控制从各种外部设备接收数据、处理接收的数据以及之后将处理的数据传送至外部设备的一系列过程，从而改善性能并实现多种功能。处理器1100包括核心单元1110、高速缓存存储器单元1120及总线接口1130。根据本发明的实施例的核心单元1110被配置成对从外部设备输入的数据执行算术及逻辑运算，并可包括存储器部1111、算术部1112及控制部1113。处理器1100可包括多核处理器、GPU、应用处理器（AP）、各种芯片上系统（SoC）等。
存储器部1111被配置成储存数据，作为处理器寄存器或处理器1100内的寄存器，并包括数据寄存器、地址寄存器及浮点寄存器。此外，存储器部1111可包括各种寄存器。存储器部1111可用于暂时储存由算术部1112计算的数据或结果数据及储存数据的地址。算术部1112被配置成在处理器1100内执行运算，并根据控制部1113将命令译码所得的结果来执行四则算术运算或逻辑运算。算术部1112可包括一个或更多个算术及逻辑单元（ALU）。控制部1113被配置成从存储器部1111、算术部1112或微处理器1100的外部设备接收信号、提取命令或将命令译码、控制输入/输出以及执行编程过程。
高速缓存存储器单元1120被配置成暂时储存数据，以补偿与以高速操作的核心单元1110不同的低速外部设备在数据处理速度上的差异，并可包括主储存部1121、第二储存部1122及第三储存部1123。高速缓存存储器单元1120主要包括第一储存部1121及第二储存部1122。当需要高容量时，高速缓存存储器单元1120可进一步包括第三储存部1123。也就是，高速缓存存储器单元1120所包括的储存部的数目可根据设计而有所不同。第一储存部1121至第三储存部1123可以以相同速度或不同速度储存和确定数据。当各个储存部具有不同的处理速度时，第一储存部可具有最高的处理速度。图7示出所有的第一储存部1121至第三储存部1123都设置在高速缓存存储器单元1120内部的情况。然而，所有的第一储存部1121至第三储存部1123都可设置在核心单元1110外部，并可补偿核心单元1110与外部设备之间在处理速度上的差异。此外，高速缓存存储器单元1120的第一储存部1121可位于核心单元1110内部，而第二储存部1122及第三储存部1123可位于核心单元1110外部，以增强改善处理速度的功能。
总线接口1130被配置成连接核心单元1110及高速缓存存储器单元1120，以有效地传送数据。
根据本发明的实施例的处理器1100可包括多个核心单元1110，且所述多个核心单元1110可共享高速缓存存储器单元1120。所述多个核心单元1110及高速缓存存储器单元1120可通过总线接口1130连接。所述多个核心单元1110可以以与上述核心单元相同的方式构成。当处理器1100包括所述多个核心单元1110时，相同数目的第一储存部1121可设置在各个核心单元1110中，且第二储存部1122及第三储存部1123可设置在所述多个核心单元1110外部作为一个储存部并通过总线接口1130被共享。第一储存部1121可具有比第二储存部1122及第三储存部1123更高的处理速度。
根据本发明的实施例的处理器1100可进一步包括：嵌入式存储器单元1140，被配置成储存数据；通信模块单元1150，被配置成以有线或无线方式传送数据至外部设备/从外部设备接收数据；存储器控制单元1160，被配置成驱动外部存储器件；以及媒体处理单元1170，被配置成处理由处理器1100所处理过的数据或从外部输入设备输入的数据，并将处理的数据输出至外部接口设备。在此情况下，额外的模块可通过总线接口1130与核心单元1110及高速缓存存储器单元1120交换数据，并可通过总线接口1130彼此交换数据。
嵌入式存储器单元1140可包括非易失性存储器件以及易失性存储器件。易失性存储器可包括DRAM（动态随机存取存储器）、移动DRAM、SRAM（静态随机存取存储器）等，而非易失性存储器件可包括ROM（只读存储器）、或非型（NOR）快闪存储器、与非型（NAND）快闪存储器、PRAM（相变随机存取存储器）、ReRAM（电阻式随机存取存储器）、STTRAM（自旋转移力矩随机存取存储器）、MRAM（磁性随机存取存储器）等。特别地，非易失性存储器可包括根据本发明的实施例的非易失性存储器件。包括根据本发明的实施例的非易失性存储器件的嵌入式存储器单元1140包括栅结构，所述栅结构包括位于衬底之上的选择栅以及形成在选择栅的一个侧壁上并具有P型沟道的存储器栅。此外，嵌入式存储器单元1140包括：漏极区，形成在衬底中、位于栅结构的一侧，且与存储器栅的一部分重叠；源极区，形成在衬底中、位于栅结构的另一侧，且与选择栅的一部分重叠；以及接触结构，将选择栅与存储器栅电合并，且与存储器栅的接触面积和与选择栅的接触面积相同。嵌入式存储器单元1140可减小外围电路的尺寸，从而减小器件的尺寸，并可防止包括耐久性的可靠度的劣化。通过此结构，可最小化嵌入式存储器单元1140的尺寸，并可在相同面积内最大化嵌入式存储器单元1140的容量。为了减小处理器1100的尺寸，需要小尺寸的嵌入式存储器单元1140。此外，为了增强处理器1100的性能，可能需要改善嵌入式存储器单元1140的可靠度。由于根据本发明的实施例的嵌入式存储器单元1140可改善可靠度同时最小化尺寸，因此不仅可减小处理器1100的尺寸，还可改善处理器1100的性能。
通信模块单元1150可包括可连接至有线网络的模块及可连接至无线网络的模块。有线网络模块可包括LAN（局域网）、USB（通用串行总线）、以太网、PLC（电力线通信）等。无线网络模块可包括IrDA（红外数据协会）、CDMA（码分多址）、TDMA（时分多址）、FDMA（频分多址）、无线LAN、无线个域网（Zigbee）、USN（泛在传感器网络）、蓝牙、RFID（射频识别）、LTE（长期演进）、NFC（近场通信）、Wibro（无线宽带因特网）、HSDPA（高速下行链路分组接入）、WCDMA（宽带CDMA）、UWB（超宽带）等。
存储器控制单元1160被配置成管理在处理器1100与根据不同通信规范来操作的外部储存设备之间传送的数据，并可包括各种存储器控制器以控制IDE（集成设备电子）、SATA（串行高级技术附件）、SCSI（小型计算机系统接口）、RAID（独立磁盘冗余阵列）、SSD（固态硬盘）、eSATA（外部SATA）、PCMCIA（个人计算机存储卡国际协会）、USB（通用串行总线）、SD（安全数字）卡、mini SD（mSD）卡、micro SD卡、SDHC（安全数字高容量）卡、记忆棒卡、智能媒体卡、MMC（多媒体卡）、eMMC（嵌入式MMC）、CF（紧凑型快闪）卡等。
媒体处理单元1170被配置成处理由处理器1100处理过的数据或从外部输入设备输入的数据，并将处理的数据输出至外部接口设备使得数据以影像、声音等形式传送。媒体处理单元1170可包括GPU、数字信号处理器（DSP）、高分辨率（HD）音频、高分辨率多媒体接口（HDMI）控制器等。
根据本发明的实施例，由于非易失性存储器件包括选择栅，可在没有诸如恢复的额外操作及用于操作的额外电路的情况下防止过度擦除。因此，可减小外围电路的尺寸。此外，由于存储器栅和漏极区彼此局部地重叠，因此可在不使用HCI的情况下执行编程操作。因此，由于可减少编程操作期间的电流消耗，可减小包括电荷泵的外围电路的尺寸。此外，由于非易失性存储器件包括将选择栅和存储器栅电合并的连接单元，因此可减小包括译码器的外围电路的尺寸，同时简化操作。
此外，由于电荷捕获及释放被限制在存储器栅和漏极区彼此重叠的区域，可容易地控制被捕获的电荷的分布，并可防止由电荷捕获失配所导致的特性劣化。因此，可防止包括耐久性的可靠度的劣化。
虽然出于说明目的描述了各种实施例，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种非易失性存储器件，包括：
栅结构，所述栅结构包括形成在衬底之上的选择栅，以及形成在所述选择栅的一个侧壁上并具有P型沟道的存储器栅；
漏极区，所述漏极区形成在所述衬底中、位于所述栅结构的一个侧壁处，并与所述存储器栅的一部分重叠；以及
源极区，所述源极区形成在所述衬底中、位于所述栅结构的另一个侧壁处，并与所述选择栅的一部分重叠。
2.如技术方案1所述的非易失性存储器件，还包括：
N型阱，所述N型阱形成在所述衬底中、位于所述栅结构下方。
3.如技术方案2所述的非易失性存储器件，其中所述漏极区和所述源极区包括形成在所述N型阱中的P型杂质区。
4.如技术方案1所述的非易失性存储器件，其中所述漏极区和所述源极区具有不对称结构。
5.如技术方案4所述的非易失性存储器件，其中所述源极区包括第一杂质区和第二杂质区，所述第二杂质区具有比所述第一杂质区更高的掺杂浓度，以及
所述漏极区仅由所述第二杂质区构成。
6.一种非易失性存储器件，包括：
栅结构，所述栅结构包括形成在衬底之上的选择栅以及形成在所述选择栅的一个侧壁上的存储器栅；
漏极区，所述漏极区形成在所述衬底中、位于所述栅结构的一个侧壁处，并与所述存储器栅的一部分重叠；
源极区，所述源极区形成在所述衬底中、位于所述栅结构的另一个侧壁处，并与所述选择栅的一部分重叠；以及
接触结构，所述接触结构形成在所述栅结构之上，并将所述选择栅与所述存储器栅电合并。
7.如技术方案6所述的非易失性存储器件，其中所述存储器栅与所述接触结构之间的接触面积大体等于所述选择栅与所述接触结构之间的接触面积。
8.如技术方案6所述的非易失性存储器件，其中所述选择栅具有比所述存储器栅更大的临界尺寸，以及
所述选择栅的与所述接触结构相对应的临界尺寸大体等于所述存储器栅的与所述接触结构相对应的临界尺寸。
9.如技术方案8所述的非易失性存储器件，其中所述选择栅包括凹部，所述凹部是通过与所述接触结构相对应地将所述选择栅的侧壁的一部分凹陷来形成的，以及
所述存储器栅包括凸部，所述凸部是通过与所述凹部相对应地将所述存储器栅的侧壁的一部分突出来形成的。
10.如技术方案6所述的非易失性存储器件，其中所述接触结构包括接触插塞，所述接触插塞穿过覆盖包括所述栅结构的所述衬底的整个表面的层间电介质层而与所述选择栅和所述存储器栅接触。
11.如技术方案10所述的非易失性存储器件，其中所述接触插塞具有带有长轴和短轴的矩形柱体形状或椭圆形柱体形状。
12.如技术方案6所述的非易失性存储器件，还包括：
N型阱，所述N型阱形成在所述衬底中、位于所述栅结构下方；以及
隔离层，所述隔离层形成在所述衬底中，并限定有源区。
13.如技术方案12所述的非易失性存储器件，其中所述接触结构定位在所述隔离层之上。
14.如技术方案12所述的非易失性存储器件，其中所述漏极区和所述源极区包括形成在所述N型阱中的P型杂质区。
15.如技术方案6所述的非易失性存储器件，其中所述漏极区和所述源极区具有不对称结构。
16.如技术方案15所述的非易失性存储器件，其中所述源极区包括第一杂质区和第二杂质区，所述第二杂质区具有比所述第一杂质区更高的掺杂浓度，以及
所述漏极区仅由所述第二杂质区构成。
17.一种非易失性存储器件，包括：
栅结构，所述栅结构包括形成在衬底之上的选择栅，以及形成在所述选择栅的一个侧壁上并具有P型沟道的存储器栅；
漏极区，所述漏极区形成在所述衬底中、位于所述栅结构的一个侧壁处，并与所述存储器栅的一部分重叠；
源极区，所述源极区形成在所述衬底中、位于所述栅结构的另一侧壁处，并与所述选择栅的一部分重叠；以及
接触结构，所述接触结构形成在所述栅结构之上，并将所述选择栅与所述存储器栅电合并，其中所述接触结构与所述存储器栅之间的接触面积大体等于所述接触结构与所述选择栅之间的接触面积。
18.如技术方案17所述的非易失性存储器件，其中所述选择栅具有比所述存储器栅更大的临界尺寸，以及
所述选择栅的与所述接触结构相对应的临界尺寸等于所述存储器栅的与所述接触结构相对应的临界尺寸。
19.如技术方案17所述的非易失性存储器件，还包括N型阱，所述N型阱形成在所述衬底中、位于所述栅结构下方，
其中所述漏极区和所述源极区包括形成在所述N型阱中的P型杂质区。
20.如技术方案17所述的非易失性存储器件，其中所述漏极区和所述源极区具有不对称结构。
21.一种非易失性存储器件，包括：
栅结构，所述栅结构包括形成在衬底之上的存储器栅和选择栅，其中所述存储器栅形成在所述选择栅的一个侧壁上并具有P型沟道；
漏极区，所述漏极区形成在所述衬底中、位于所述栅结构的一个侧壁处，并与所述存储器栅的一部分重叠；以及
源极区，所述源极区形成在所述衬底中、位于所述栅结构的另一个侧壁处。
22.如技术方案21所述的非易失性存储器件，其中所述源极区与所述选择栅的一部分重叠。
23.一种非易失性存储器件，包括：
形成在衬底之上的存储器栅和选择栅，其中所述存储器栅形成在所述选择栅的一个侧壁上；
漏极区，所述漏极区形成在所述衬底中，并与所述存储器栅的一部分重叠；以及
源极区，所述源极区形成在所述衬底中，并与所述选择栅的一部分重叠。
24.一种非易失性存储器件，包括：
形成在衬底之上的存储器栅和选择栅，其中所述存储器栅相对于所述选择栅横向地形成并具有P型沟道；
漏极区，所述漏极区形成在所述衬底中，并与所述存储器栅的一部分重叠；以及
源极区，所述源极区形成在所述衬底中，并与所述选择栅的一部分重叠。

Claims (10)

1.一种非易失性存储器件，包括：
栅结构，所述栅结构包括形成在衬底之上的选择栅，以及形成在所述选择栅的一个侧壁上并具有P型沟道的存储器栅；
漏极区，所述漏极区形成在所述衬底中、位于所述栅结构的一个侧壁处，并与所述存储器栅的一部分重叠；以及
源极区，所述源极区形成在所述衬底中、位于所述栅结构的另一个侧壁处，并与所述选择栅的一部分重叠。
2.如权利要求1所述的非易失性存储器件，还包括：
N型阱，所述N型阱形成在所述衬底中、位于所述栅结构下方。
3.如权利要求2所述的非易失性存储器件，其中所述漏极区和所述源极区包括形成在所述N型阱中的P型杂质区。
4.如权利要求1所述的非易失性存储器件，其中所述漏极区和所述源极区具有不对称结构。
5.如权利要求4所述的非易失性存储器件，其中所述源极区包括第一杂质区和第二杂质区，所述第二杂质区具有比所述第一杂质区更高的掺杂浓度，以及
所述漏极区仅由所述第二杂质区构成。
6.一种非易失性存储器件，包括：
栅结构，所述栅结构包括形成在衬底之上的选择栅以及形成在所述选择栅的一个侧壁上的存储器栅；
漏极区，所述漏极区形成在所述衬底中、位于所述栅结构的一个侧壁处，并与所述存储器栅的一部分重叠；
源极区，所述源极区形成在所述衬底中、位于所述栅结构的另一个侧壁处，并与所述选择栅的一部分重叠；以及
接触结构，所述接触结构形成在所述栅结构之上，并将所述选择栅与所述存储器栅电合并。
7.如权利要求6所述的非易失性存储器件，其中所述存储器栅与所述接触结构之间的接触面积大体等于所述选择栅与所述接触结构之间的接触面积。
8.如权利要求6所述的非易失性存储器件，其中所述选择栅具有比所述存储器栅更大的临界尺寸，以及
所述选择栅的与所述接触结构相对应的临界尺寸大体等于所述存储器栅的与所述接触结构相对应的临界尺寸。
9.如权利要求8所述的非易失性存储器件，其中所述选择栅包括凹部，所述凹部是通过与所述接触结构相对应地将所述选择栅的侧壁的一部分凹陷来形成的，以及
所述存储器栅包括凸部，所述凸部是通过与所述凹部相对应地将所述存储器栅的侧壁的一部分突出来形成的。
10.如权利要求6所述的非易失性存储器件，其中所述接触结构包括接触插塞，所述接触插塞穿过覆盖包括所述栅结构的所述衬底的整个表面的层间电介质层而与所述选择栅和所述存储器栅接触。
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