TW201440175A - 非揮發性記憶體裝置 - Google Patents

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Abstract

一種非揮發性記憶體裝置包括一閘極結構，其包括一形成在一基板上方的選擇閘極以及一形成在該選擇閘極之一側壁上並具有一P型通道的記憶體閘極；一汲極區，其係形成在該基板中，位於該閘極結構的一側壁，並重疊該記憶體閘極的一部分；及一源極區，其係形成在該基板中，位於該閘極結構的另一側壁，並重疊該選擇閘極的一部分。該記憶體閘極包括由列及行所形成之網格，該網格具有選擇性形成非揮發性記憶體裝置中之記憶體的1及0位元。

Description

非揮發性記憶體裝置 [相關案件之交互參照]
本申請案主張對2013年4月8日提出申請之韓國專利申請第10-2013-0038041號之優先權，其全文係以參照的方式併入於此。
本發明的示範實施例係關於一種半導體裝置製造技術，更特別地，係關於一種非揮發性記憶體裝置。
數位媒體裝置近來已呈現出不論何時何地均方便使用所需的資訊。令人接受的各種數位裝置需要將取得之影像、已錄製之音樂及各種資料保存在儲存器中的儲存媒體。因此，非記憶體半導體領域中的晶片系統(SoC)技術根據高整合趨勢而備受關注，全球半導體公司彼此爭相改善SoC技術。SoC技術指的是用於將所有系統技術整合至一半導體中的技術。當系統設計技術未分離時，將變得難以發展非記憶體半導體部分。
整合複雜技術之SoC領域中的主力產品之一為嵌入式記憶體，而在嵌入式記憶體中備受關注的是快閃記憶體。快閃記憶體可劃分為浮動閘極型及矽-氧化物 -氮化物-氧化物-矽(SONOS)控制閘極型。近來，已迅速在SONOS型上進行研究。作為參考，SONOS型快閃記憶體為非揮發性記憶體裝置，其使用在一材料層(例如，氮化物)的捕獲地點中或自捕獲地點捕獲(trapping)或釋放(de-trapping)電子或電洞的機制。
第1圖為一習知非揮發性記憶體裝置之橫剖面圖。
參照第1圖，習知的SONOS型快閃記憶體裝置將敘述如下。堆疊有記憶體層105及閘極電極106的記憶體閘極MG係形成在基板101上方。間隔物107係形成在記憶體閘極MG的兩側壁上。源極和汲極區108係形成在基板101中位於記憶體閘極MG的兩側。記憶體層105包括循序堆疊的穿隧絕緣層102、電荷捕獲層103及電荷阻擋層104。閘極電極106作為控制閘極。
不過，習知的非揮發性記憶體裝置，也就是SONOS型快閃記憶體裝置具有在抹除操作期間發生過抹除的顧慮。為了解決這項顧慮，可需要除了基本操作(例如，程式化/讀取/抹除操作)外之例如恢復的額外操作及用於額外操作的周邊電路。因此，在縮小非揮發性記憶體裝置的尺寸時有所限制。作為參考，與具有數GB容量的獨立記憶體相比，嵌入式記憶體佔據相對小的面積。因此，為了縮小嵌入式記憶體的尺寸，更重要的是縮小周邊電路(例如，解碼器、電荷泵、控制邏輯等)的面積(或尺寸)而非嵌入式記憶體的尺寸。
此外，習知的非揮發性記憶體裝置在程式化 操作期間使用熱載子注入(HCI)。不過，HCI所具有的顧慮在於電荷捕獲層103中所捕獲的電荷分布廣，且電子及電洞在電荷捕獲層103內的分布不均勻，也就是電荷捕獲不匹配發生。因此，可使包括耐久性的可靠度劣化。
此外，HCI在程式化操作期間消耗大量電流，並需要大尺寸的電荷泵來供應電流。因此，HCI可不適於應用至嵌入式記憶體。
本發明的各種示範實施例係關於一種非揮發性記憶體裝置，其可縮小周邊電路的面積，從而縮小整個面積。
同樣地，本發明的各種示範實施例係關於一種非揮發性記憶體裝置，其可執行低功率操作，同時改善可靠度。
根據本發明之一示範實施例，一種非揮發性記憶體裝置包括一閘極結構，其包括一形成在一基板上方的選擇閘極以及一形成在該選擇閘極之一側壁上並具有一P型通道的記憶體閘極；一汲極區，其係形成在該基板中位於該閘極結構的一側壁，並重疊該記憶體閘極的一部分；及一源極區，其係形成在該基板中，位於該閘極結構的另一側壁，並重疊該選擇閘極的一部分。
根據本發明之另一示範實施例，一種非揮發性記憶體裝置包括一閘極結構，其包括一形成在一基板上方的選擇閘極以及一形成在該選擇閘極之一側壁上的記憶體閘極；一汲極區，其係形成在該基板中位於該閘 極結構的一側壁，並重疊一部分的該記憶體閘極；一源極區，其係形成在該基板中位於該閘極結構的另一側壁，並重疊該選擇閘極的一部分；及一接觸結構，其係形成在該閘極結構上方，並電合併該選擇閘極及該記憶體閘極。
根據本發明之仍有另一示範實施例，一種非 揮發性記憶體裝置包括一閘極結構，其包括一形成在一基板上方的選擇閘極以及一形成在該選擇閘極之一側壁上並具有一P型通道的記憶體閘極；一汲極區，其係形成在該基板中位於該閘極結構的一側壁，並重疊該記憶體閘極的一部分；一源極區，其係形成在該基板中位於該閘極結構的另一側壁，並重疊該選擇閘極的一部分；及一接觸結構，其係形成在該閘極結構上方，並電合併該選擇閘極及該記憶體閘極，其中該接觸結構及該記憶體閘極之間的接觸面積本質上等於該接觸結構及該選擇閘極之間的接觸面積。
10‧‧‧閘極結構
11‧‧‧基板
12‧‧‧N型井
13‧‧‧隔離層
14‧‧‧主動區
15‧‧‧閘極介電層
16‧‧‧閘極電極
17‧‧‧穿隧絕緣層
18‧‧‧電荷捕獲層
19‧‧‧電荷阻擋層
20‧‧‧記憶體層
21‧‧‧控制電極
22‧‧‧間隔物
23‧‧‧第一雜質區
24‧‧‧第二雜質區
25‧‧‧層間介電層
26‧‧‧接觸孔
27‧‧‧接觸插塞
101‧‧‧基板
102‧‧‧穿隧絕緣層
103‧‧‧電荷捕獲層
104‧‧‧電荷阻擋層
105‧‧‧記憶體層
106‧‧‧閘極電極
107‧‧‧間隔物
108‧‧‧源極和汲極區
200‧‧‧閘極結構
201‧‧‧基板
202‧‧‧N型井
203‧‧‧隔離層
204‧‧‧主動區
205‧‧‧閘極介電層
206‧‧‧閘極電極
207‧‧‧穿隧絕緣層
208‧‧‧電荷捕獲層
209‧‧‧電荷阻擋層
210‧‧‧記憶體層
211‧‧‧控制電極
212‧‧‧間隔物
213‧‧‧第一雜質區
214‧‧‧第二雜質區
215‧‧‧層間介電層
216‧‧‧接觸插塞
1000‧‧‧微處理器
1010‧‧‧記憶體單元
1020‧‧‧算術單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧記憶體區段
1112‧‧‧算術區段
1113‧‧‧控制區段
1120‧‧‧快取記憶體單元
1121‧‧‧第一存區段
1122‧‧‧第二儲存區段
1123‧‧‧第三儲存區段
1130‧‧‧匯流排介面
1140‧‧‧嵌入式記憶體單元
1150‧‧‧通訊模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
第1圖為一習知非揮發性記憶體裝置之橫剖面圖。
第2A至2C圖繪示根據本發明之一實施例的非揮發性記憶體裝置。
第3A至3E圖、第4A至4E圖及第5A至5E圖繪示一用於製造根據本發明之實施例之非揮發性記憶體裝置之單位胞元的方法。
第6圖為根據本發明之一實施例之微處理器 的構造圖。
第7圖為根據本發明之一實施例之處理器的構造圖。
以下將參照附圖更詳細地敘述各種實施例。不過，本發明可以不同形式實現，且不應理解為受限於此處所提出的實施例。倒不如說，提供這些實施例，以便此揭示內容將更為深入而完整，並將充分地將本發明的範圍傳達予那些熟悉此項技術者。在本揭示內容的全文中，於本發明的不同圖式與實施例中，元件符號直接對應相同編號的零件。
圖式未必依照比例繪製，且在一些例子中，可誇大比例，以清楚地繪示各實施例的特性。當立即了解，本揭示內容中之「位於…之上」及「位於…上方」的意義須以最廣義的方式理解，以致「位於…之上」不僅意指「直接位於…之上」，且亦為「位於…之上」並在其間具有一或多個中間的特徵結構或層，而「位於…上方」不僅意指直接位於頂部之上，且亦為位於頂部之上並在其間具有一或多個中間的特徵結構或層。
本發明的實施例提供容易應用至嵌入式記憶體的非揮發性記憶體裝置。特別地，本發明的實施例提供最適於應用至嵌入式記憶體的SONOS型快閃記憶體。當應用非揮發性記憶體裝置時，可縮小周邊電路的尺寸(或面積)，並可縮小整個裝置的尺寸。結果，可改善可靠度並實現低功率操作。
第2A至2C圖繪示根據本發明之一實施例的 非揮發性記憶體裝置。特別地，第2A圖為平面圖，且第2A及2B圖分別為沿著第2A圖的線A-A’及B-B’取得的橫剖面圖。
參照第2A至2C圖，根據本發明之實施例的 非揮發性記憶體裝置包括形成在基板201中的N型井202。基板201可包括半導體基板。半導體基板可具有單晶狀態，並可包括含單晶矽的材料。舉例來說，基板201可包括絕緣體上矽(SOI)基板，其中循序地堆疊有大塊矽基板或支撐基板、埋藏絕緣層及單晶矽層。N型井202提供一基底，非揮發性記憶體裝置，特別是具有P型通道的非揮發性記憶體裝置可在該基底中操作。N型井202可包括藉由佈植N型雜質(例如，磷(P)及/或砷(As))所形成的雜質區。
根據本發明之實施例的非揮發性記憶體裝置 包括隔離層203，其係形成在具有形成於其中之N型井202的基板201中，以便定義主動區204。隔離層203可通過淺溝渠隔離(STI)製程形成，並可包括絕緣體。N型井202的底表面可位於隔離層203的底表面下方。視情況而定，N型井202的底表面可位於將個別選擇閘極分開之隔離層203的底表面上方。N型井202的一部分可藉由隔離層203而被開口，並定義為主動區204。主動區204可形成為具有長軸及短軸的棒型或線型，。
根據本發明之實施例的非揮發性記憶體裝置 包括閘極結構200，其包括形成在基板201上方的選擇 閘極SG及形成在選擇閘極SG之一個側壁上的記憶體閘極MG；及間隔物212，其係形成在閘極結構200的每一側壁上。閘極結構200可具有同時橫越主動區204及隔離層203的棒型圖案或線型圖案，。記憶體閘極MG可形成在選擇閘極SG的一側並具有間隔物形狀。視非揮發性記憶體裝置的特性需求而定，記憶體閘極MG及選擇閘極SG可具有不同的通道長度。因此，記憶體閘極MG可具有小於選擇閘極SG的臨界尺寸(CD)。具體而言，記憶體閘極MG的控制電極211可具有比選擇閘極SG之閘極電極206更小的CD。此時，記憶體閘極MG的CD及選擇閘極SG的CD指示位於主動區204之長軸方向的CD。形成在閘極結構200之每一側壁上的間隔物212可包括選自於由氧化物、氮化物及氮氧化物所構成之群組的任何一個單一層或兩層以上的堆疊層。
選擇閘極SG用於防止過抹除。也就是，由 於根據本發明之實施例的非揮發性記憶體裝置包括選擇閘極SG，非揮發性記憶體裝置不需要例如恢復之額外的操作及用於額外操作的周邊電路。選擇閘極SG可包括同時橫越主動區204及隔離層203的棒型圖案或線型圖案。當從平面觀看時，選擇閘極SG之與記憶體閘極MG接觸的側壁可局部凹入。也就是，選擇閘極SG包括具有相對小CD的凹部。選擇閘極SG的凹部可位於隔離層203的上方。選擇閘極SG的凹部用於在欲於下文敘述之接觸結構，也就是接觸插塞216及選擇閘極SG與記憶體閘極MG間提供均勻的接觸面積。
選擇閘極SG包括閘極介電層205及閘極介 電層205上方的閘極電極206。閘極介電層205可包括選自於由氧化物、氮化物及氮氧化物構成之群組的任何一個單一層或兩層以上的堆疊層。閘極電極206可包括含矽材料或含金屬材料。
記憶體閘極MG操作成儲存資料的儲存器， 並可包括同時橫越主動區204及隔離層203的棒型圖案或線型圖案。當從平面觀看時，記憶體閘極MG之與選擇閘極SG接觸的側壁可對應選擇閘極SG的凹部而局部突出。也就是，記憶體閘極MG可包括具有相當大的CD的凸部。記憶體閘極MG的凸部可耦合至選擇閘極SG之接觸插塞216之每一側上的凹部。雖然記憶體閘極MG與選擇閘極SG具有不同的CD，記憶體閘極MG的凸部及選擇閘極SG的凹部可具有相同的CD。這是為了在接觸插塞216及選擇閘極SG與記憶體閘極MG之間提供均勻的接觸面積。記憶體閘極MG的凸部可位於隔離層203的上方，就像選擇閘極SG的凹部一樣。這是為了穩定地形成與記憶體閘極MG之凸部及選擇閘極SG之凹部接觸的接觸插塞216，且為了防止在形成接觸插塞216時發生之製程變數所導致的特性劣化。
記憶體閘極MG包括記憶體層210及記憶體 層210上方的控制電極211。記憶體層210不僅可插入在基板201及控制電極211之間，但亦可插入在控制電極211及選擇閘極SG之間。也就是，記憶體層210可具有L形，如第2A圖所示。記憶體層210包括循序地 堆疊有穿隧絕緣層207、電荷捕獲層208及電荷阻擋層209之堆疊層。穿隧絕緣層207、電荷捕獲層208及電荷阻擋層209的每一者可包括選自於由氧化物、氮化物及氮氧化物構成之群組的單一層或兩層以上的堆疊層。舉例來說，穿隧絕緣層207及電荷阻擋層209可由氧化物形成，且電荷捕獲層208可由氮化物形成。也就是，記憶體層210可具有氧化物-氮化物-氧化物(ONO)結構。記憶體層210上方的控制電極211作用成用於記憶體層210的控制閘極。因此，控制電極211可響應施加至控制電極211的偏壓，而在記憶體層210的電荷捕獲層208中捕獲電子或電洞或從記憶體層210的電荷捕獲層208釋放電子或電洞。控制電極211可包括含矽材料或含金屬材料。
根據本發明之實施例的非揮發性記憶體裝置 包括形成在主動區204中位於閘極結構200之一側的汲極區D以及形成在主動區204中位於閘極結構200之另一側的源極區S。汲極區D可在的主動區204中形成為鄰接記憶體閘極MG，以便與記憶體閘極MG的一部分重疊，且源極區S可在主動區204中形成為鄰接選擇閘極SG，以便與選擇閘極SG的一部分重疊。如下文中所述，在單位胞元的操作，在程式操作期間，能帶間穿隧(BTBT)可用來取代HCI，因為記憶體閘極MG和汲極區D彼此重疊。因此，在程式操作期間，可顯著減少電流消耗，並可顯著縮小電荷泵的面積。
由於根據本發明之實施例的非揮發性記憶體 裝置具有P型通道，源極區S和汲極區D可具有P型導電率，並可包括形成在N型井202中的P型雜質。此時，源極區S和汲極區D可具有不對稱結構。具體而言，源極區S可具有淡摻雜汲極(LDD)結構，其包括第一雜質區213及具有比第一雜質區213更大之雜質摻雜濃度的第二雜質區214，且汲極區D可僅包括例如第二雜質區214。當在記憶體閘極MG下重疊的汲極區D係形成為具有例如僅包括第二雜質區214之高濃度雜質區而非包括第一及第二雜質區213及214的LDD結構時，可更容易執行程式操作，並可減少電阻，從而減少程式操作期間的電流消耗。
根據本發明之實施例的非揮發性記憶體裝置 包括一接觸結構，其電連接選擇閘極SG及記憶體閘極MG。接觸結構包括接觸插塞216，其通過形成在基板201上方以便覆蓋閘極結構200的層間介電層215接觸選擇閘極SG及記憶體閘極MG兩者。接觸結構，也就是接觸插塞216用於電合併選擇閘極SG及記憶體閘極MG，使得與施加至選擇信號SG之訊號相同的訊號同時施加至記憶體閘極MG。當電合併選擇閘極SG及記憶體閘極MG時，操作可比從選擇閘極SG及記憶體閘極MG之每一者施加訊號時更為簡化。此外，由於選擇閘極解碼器及記憶體閘極解碼器可合併為一個解碼器，可顯著縮小包括解碼器之周邊電路的尺寸。
接觸插塞216可形成為具有長軸及短軸的矩 形柱形或橢圓形柱形。這不僅是為了容易使用接觸插塞 216合併選擇閘極SG及記憶體閘極MG，且亦是為了在微影製程期間穩定地處理塗覆層變化(overlay change)。
接觸插塞216及選擇閘極SG之間的接觸面 積可等於接觸插塞216及記憶體閘極MG之間的接觸面積。具體而言，接觸插塞216及選擇閘極SG的閘極電極206之間的接觸面積可等於接觸插塞216及記憶體閘極MG的控制電極211之間的接觸面積。因此，接觸插塞216可配置在對應選擇閘極SG的凹部及記憶體閘極MG的凸部的位置，其中選擇閘極SG的CD等於記憶體閘極MG的CD。這是為了均勻地維持接觸插塞216及選擇閘極SG與記憶體閘極MG間的電阻，儘管選擇閘極SG及記憶體閘極MG依據裝置的特性需求(例如，通道長度)而具有不同的CD，從而防止特性劣化。
由於具有上述結構的非揮發性記憶體裝置包 括選擇閘極SG，非揮發性記憶體裝置可在無例如恢復之額外操作及用於額外操作之周邊電路的情況下防止過抹除。因此，可縮小周邊電路的尺寸。此外，記憶體閘極MG和汲極區D彼此局部重疊，使得程式操作可在不使用HCI的情況下執行。因此，可減少程式操作期間的電流消耗，從而縮小包括電荷泵之周邊電路的尺寸。此外，由於非揮發性記憶體裝置包括電合併選擇閘極SG及記憶體閘極MG的接觸結構，可縮小包括解碼器之周邊電路的尺寸，同時簡化操作。
由於在程式操作及抹除操作期間，電荷捕獲 及釋放受限在記憶體閘極MG和汲極區D彼此重疊的區 域，非揮發性記憶體裝置可輕易控制在電荷捕獲層208中捕獲的電荷分布，從而防止由電荷捕獲不匹配所導致的特性劣化。因此，可防止包括耐久性之可靠度的劣化。
其後，根據本發明之實施例之非揮發性記憶 體裝置的操作將參照第2A至2C圖及表1敘述。表1顯示根據本發明之實施例的非揮發性記憶體裝置之操作條件之一範例。
程式操作可使用能帶間穿隧(BTBT)。具體而 言，由於根據本發明之實施例的非揮發性記憶體裝置具有P型通道，程式操作可通過BTBT感生的熱電子注入來執行。BTBT具有比HCI更低的電流消耗。當使用BTBT時，程式操作可以比使用HCI時更低的電壓執行。因此，與HCI相比，可顯著縮小供應電流之電荷泵的尺寸。
更具體而言，當第一程式電壓係通過接觸結 構，也就是接觸插塞216施加至選擇閘極SG及記憶體閘極MG時，具有與第一程式電壓相反之極性的第二程 式電壓可同時施加至汲極區D，以執行程式操作。此時，第一程式電壓可包括正電壓，且第二程式電壓可包括負電壓。舉例來說，第一程式電壓可包括激升電壓VPP，且第二程式電壓可包括負激升電壓-VPP。此外，接地電壓VSS可施加至源極區S及N型井202。
當激升電壓VPP施加至記憶體閘極，且負激 升電壓-VPP施加至與記憶體閘極MG重疊的汲極區D時，BTBT發生在記憶體閘極MG和汲極區D彼此重疊的區域中，由於記憶體閘極MG和汲極區D之間的電位差，在記憶體閘極MG的電荷捕獲層208中捕獲由記憶體閘極MG和汲極區D之間發生的BTBT所產生的熱電子。根據這一系列機制可執行程式操作。在程式操作期間，電荷捕獲層208中捕獲的電子受限於發生BTBT的區域，也就是，記憶體閘極MG和汲極區D彼此重疊的區域。因此，可防止由電荷捕獲層208中之不均勻的電荷分布及電荷捕獲不匹配所導致的非揮發性記憶體裝置的可靠度劣化。此外，由於汲極區D僅包括例如具有相當高雜質摻雜濃度的第二雜質區214，熱電子可通過BTBT的發生輕易地產生，且可減少施加用於程式操作之電壓之汲極區D的電阻。
抹除操作可使用FN穿隧。具體而言，抹除操作可藉由施加第一抹除電壓至選擇閘極SG及記憶體閘極MG以及施加具有與第一抹除電壓相反極性的第二抹除電壓至源極區S、汲極區D及N型井202來執行。此時，第一抹除電壓可包括負電壓，且第二抹除電壓可 包括正電壓。舉例來說，第一抹除電壓可包括負激升電壓-VPP，且第二抹除電壓可包括激升電壓VPP。由於根據本發明之實施例的非揮發性記憶體裝置具有P型通道，非揮發性記憶體裝置可輕易施加正電壓至N型井202。當施加負激升電壓-VPP至記憶體閘極MG，並施加激升電壓VPP至包括源極區S和汲極區D的N型井202時，抹除操作可通過由其間的電位差所導致的FN穿隧來執行。
讀取操作可使用順向讀取方案，其中通過沿 著與程式操作期間之電荷遷移方向相同方向的電荷遷移執行讀取操作。具體而言，讀取操作可藉由施加致能電壓至選擇閘極SG及記憶體閘極MG，並分別施加讀取電壓Vread和接地電壓VSS至汲極區D和源極區S來執行。 致能電壓及讀取電壓Vread可包括負電壓。致能電壓可包括例如負電源電壓-VCC，也就是，可在選擇閘極SG下方感生通道並根據在電荷捕獲層208中是否捕獲電荷來控制記憶體閘極MG下方之通道的電壓。讀取電壓Vread可用於根據電荷捕獲層208中是否存在電荷來判定在記憶體閘極下方是否形成通道。讀取電壓Vread可具有~-1V的量值。
其後，將參照第3A至3E圖、第4A至4E 圖及第5A至5E圖敘述一用於製造具有上述結構之非揮發性記憶體裝置的方法。在下列敘述中，以相同用語表示的組件相當於參照第2A至2C圖所敘述的相同組件，即使以不同的元件符號表示亦然。因此，省略其詳細敘 述。
第3A至3E圖、第4A至4E圖及第5A至5E 圖為繪示一用於製造根據本發明之實施例之非揮發性記憶體裝置之單位胞元的方法的圖。第3A至3E為平面圖，顯示從基板至閘極表面及接觸插塞之頂部的漸進式增層。第4A至4E圖及第5A至5E圖分別為沿著第3A至3E圖之右半的線A-A’及B-B’取得的橫剖面圖。
參照第3A、4A及5A圖，製備基板11。基 板11可包括半導體基板。半導體裝置可具有單晶狀態，並可包括含單晶矽的材料。舉例來說，基板11可包括大塊矽基板或SOI基板。
之後，在基板11上方形成遮罩圖案(未繪示)， 並藉由使用遮罩圖案作為離子佈植障壁將N型雜質佈植至基板11中來形成N型井12。N型井12為用於提供具有P型通道之非揮發性記憶體裝置的組件，並可藉由佈植P及/或As來形成。
之後，在基板11中形成隔離層13，以便界 定主動區14。可藉由將通過隔離層13形成在基板11之N型井12的一部分開口來界定主動區14，且複數個單位胞元可形成為共享一個主動區14。隔離層13可通過STI製程形成。STI製程指的是一系列形成用於隔離的溝槽並以絕緣體將溝槽填隙以形成隔離層13的製程。
參照第3B、4B及5B圖，預選閘極Pre-SG 係形成在基板11上方。預選閘極Pre-SG可以同時橫越主動區14及隔離層13之棒型圖案或線型圖案形成。預 選閘極Pre-SG可形成為包括具有相當小的CD的凹部。此時，凹部可位在隔離層13的上方。
預選閘極Pre-SG係形成為具有包括閘極介電層15及閘極介電層15上方之閘極電極16的堆疊結構。閘極介電層15可包括選自於由氧化物、氮化物及氮氧化物構成之群組的任何一個單一層或兩層以上的堆疊層。閘極電極16可由含矽材料及/或含金屬材料形成。預選閘極Pre-SG可通過一系列製程形成，其係循序地形成閘極導電層(未繪示)及遮罩圖案(未繪示)，並使用遮罩圖案作為蝕刻障壁來蝕刻閘極導電層及閘極介電層15。
參照第3C、4C及5C圖，記憶體層20係沿著包括預選閘極Pre-SG的結構表面形成。記憶體層20可形成為維持包括凹部之預選閘極Pre-SG的輪廓。記憶體層20係形成為具有循序地堆疊有穿隧絕緣層17、電荷捕獲層18及電荷阻擋層19的堆疊層。穿隧絕緣層17、電荷捕獲層18及電荷阻擋層19可包括選自於由氧化物、氮化物及氮氧化物構成之群組的任何一個單一層或兩層以上的堆疊層。舉例來說，穿隧絕緣層17及電荷阻擋層19可由氧化物形成，且電荷阻擋層19可由氮化物形成。也就是，記憶體層20可由ONO層形成。
之後，閘極導電層(未繪示)係形成在記憶體層20的上方，並執行例如回蝕製程之毯覆式製程(blanket process)，以在預選閘極Pre-SG的每一側壁上形成包括記憶體層20及控制電極21的記憶體閘極MG。記憶體閘極MG可形成為具有對應選擇閘極SG之凹部的 凸部，而其外部輪廓具有筆直輪廓。此結構可藉由在閘極導電層的形成製程期間調整沈積厚度來實現。
參照第3D、4D及5D圖，預選閘極Pre-SG 經過選擇性蝕刻，以形成對應每一單位胞元的選擇閘極SG。也就是，當預選閘極Pre-SG經過選擇性蝕刻已隔離鄰接的選擇閘極SG時，可形成複數個閘極結構10。該等閘極結構10之每一者包括選擇閘極SG及形成在選擇閘極SG之一側壁上的記憶體閘極MG。
之後，間隔物22係形成在閘極結構10的每 一側壁上，且源極區S和汲極區D係形成在主動區14中位於閘極結構10的兩側。此時，視源極區S和汲極區D的形狀而定，可控制間隔物22的形成序列，且鄰接的單位胞元可共享源極區S，第4D圖。
間隔物22可包括選自於由氧化物、氮化物及 氮氧化物構成之群組的任何一個單一層或兩層以上的堆疊層。源極區S和汲極區D可藉由例如將P型雜質佈植至N型井12中來形成。源極區S可形成為與選擇閘極SG局部重疊，且汲極區D可形成為與記憶體閘極MG局部重疊。源極區S可形成為具有LDD結構，其包括第一雜質區23及具有比第一雜質區23更高之雜質摻雜濃度的第二雜質區24，且汲極區D可形成為具有第二雜質區24。也就是，源極區S和汲極區D可具有不對稱的結構。
參照第3E、4E及5E圖，層間介電層25係形成在基板11的整個表面上，以便覆蓋閘極結構10。層間介電層25可包括選自於由氧化物、氮化物及氮氧化 物所構成之群組的任何一個單一層或兩層以上的堆疊層。
之後，遮罩圖案(未繪示)係形成在層間介電 層25的上方。由於遮罩圖案係用作蝕刻層間介電層25的蝕刻障壁，接觸孔26係形成為使選擇閘極SG及記憶體閘極MG同時暴露。此時，接觸孔26可以具有長軸及短軸的矩形形狀或橢圓形狀形成，且選擇閘極SG通過接觸孔26暴露的面積可設定為等於記憶體閘極MG通過接觸孔26暴露的面積。具體而言，選擇閘極SG之閘極電極16通過接觸孔26暴露的面積可設定為等於記憶體閘極MG之控制電極21通過接觸孔26暴露的面積。對此結構而言，可蝕刻隔離層13上方的層間介電層25，以在對應選擇閘極SG之凹部及記憶體閘極MG之凸部的位置形成接觸孔26。
以導電材料填充接觸孔26，以形成接觸插塞 27，第4E圖。此時，接觸插塞27作為電合併選擇閘極SG及記憶體閘極MG的接觸結構。
之後，雖然未繪示，連接至接觸插塞27、源 極區S和汲極區D的插塞結構、導線等係通過已知的半導體製造技術形成。之後，完成非揮發性記憶體裝置。
其後，根據本發明之實施例之非揮發性記憶 體裝置的應用領域之一範例將簡短地參照第6和7圖敘述。
第6圖為根據本發明之一實施例之微處理器 的構造圖。
參照第6圖，微處理器1000可控制接收來自 各種外部裝置的資料、處理已接收的資料以及之後將已處理的資料傳輸至外部裝置的一系列程序。微處理器1000可包括記憶體單元1010、算術單元1020及控制單元1030。此外，微處理器1000可包括各種處理器，例如，中央處理單元(CPU)、圖形處理單元(GPU)、數位訊號處理器(DSP)、應用處理器(AP)等。
記憶體單元1010係構造成儲存資料，作為處 理器暫存器或微處理器1000中的暫存器。記憶體單元1010可包括資料暫存器、位址暫存器及浮點暫存器。此外，記憶體單元1010可包括各種暫存器。記憶體單元1010可用於暫時儲存由算術單元1020計算得到的資料或結果資料及儲存資料的位址。
記憶體單元1010可包括上述非揮發性記憶 體裝置。包括根據本發明之實施例之非揮發性記憶體裝置的記憶體單元1010包括閘極結構，其包括基板上方的選擇閘極以及形成在選擇閘極之一側壁上並具有P型通道的記憶體閘極。此外，記憶體單元1010包括汲極區，其係形成在基板中位於閘極結構之一側，且重疊記憶體閘極的一部分；源極區，其係形成在基板中，位於閘極結構的另一側，且重疊選擇閘極的一部分；及接觸結構，其電合併選擇閘極與記憶體閘極，且具有與選擇閘極之接觸面積相同之與記憶體閘極的接觸面積。記憶體單元1010可縮小周邊電路的尺寸，從而縮小裝置尺寸，並可防止包括耐久性之可靠度的劣化。通過此結構，可最小 化記憶體單元1010的尺寸，並可在相同面積內最大化記憶體單元1010的容量。為了縮小微處理器1000的尺寸，需要小尺寸的記憶體單元1010。此外，為了增進微處理器1000的性能，記憶體單元1010的可靠度可需要改善。 由於根據本發明之實施例的記憶體單元1010可改善可靠度同時最小化尺寸，不僅可縮小微處理器1000的尺寸，且亦可改善微處理器1000的性能。
算術單元1020係構造成在微處理器1000內 側執行算術運算。算術單元1020根據通過控制單元1030解碼指令所得的結果執行四個基礎的算術運算或邏輯運算。算術單元1020可包括一或多個算術及邏輯單元(ALU)。
控制單元1030係構造成接收來自外部裝置 (例如，記憶體單元1010、算術單元1020或微處理器1000)的訊號、提取或解碼指令、控制輸入/輸出以及執行程式化程序。
除了記憶體單元1010之外，根據本發明之實 施例的微處理器1000可額外包括快取記憶體單元1040，其係構造成暫時儲存將被輸入至外部裝置或自外部裝置輸出的資料。在此情況下，快取記憶體單元1040可與記憶體單元1010、算術單元1020及控制單元1030通過匯流排介面1050交換資料。
第7圖為根據本發明之一實施例之處理器的構造圖。
參照第7圖，處理器1100可包括有別於微處 理器功能的各種功能，以控制接收來自各種外部裝置的資料、處理已接收的資料以及之後將已處理的資料傳輸至外部裝置的一系列程序，從而改善性能並實現多種功能。處理器1100包括核心單元1110、快取記憶體單元1120及匯流排介面1130。根據本發明之實施例的核心單元1110係構造成在從外部裝置輸入的資料上執行算術及邏輯運算，並可包括記憶體區段1111、算術區段1112及控制區段1113。處理器1100可包括多核心處理器、GPU、應用處理器(AP)、各種晶片系統(SoC)等。
記憶體區段1111係構造成儲存資料，作為處 理器暫存器或處理器1100內側的暫存器，並包括資料暫存器、位址暫存器及浮點暫存器。此外，記憶體區段1111可包括各種暫存器。記憶體區段1111可用於暫時儲存由算術區段1112計算得到的資料或結果資料及儲存資料的位址。算術區段1112係構造成在處理器1100內側執行運算，並根據通過控制區段1113解碼指令所得的結果執行四個基礎的算術運算或邏輯運算。算術單元1112可包括一或多個算術及邏輯單元(ALU)。控制區段1113係構造成接收來自記憶體區段1111、算術區段1112或微處理器1100之外部裝置的訊號、提取或解碼指令、控制輸入/輸出以及執行程式化程序。
快取記憶體單元1120係構造成暫時儲存資 料，以補償不同於以高速操作的核心單元1110之低速外部裝置的資料處理速度差，並可包括主儲存區段1121、輔助儲存區段1122及第三儲存區段1123。快取記憶體 單元1120基本上包括第一及第二儲存區段1121及1122。當需要高容量時，快取記憶體單元1120可進一步包括第三儲存區段1123。也就是，快取記憶體單元1102內含的儲存區段數目可依據設計而有所不同。第一至第三儲存區段1121至1123可以相同速度或不同速度儲存並判定資料。當個別的儲存區段具有不同處理速度時，第一儲存區段可具有最高的處理速度。第7圖繪示第一至第三儲存區段1121至1123的全部均設置在快取記憶體單元1120內側的情況。不過，第一至第三儲存區段1121至1123的全部可設置在核心單元1110的外側，並可補償核心單元1110及外部裝置間的處理速度差。此外，快取記憶體單元1120的第一儲存區段1121可位於核心單元1110的內側，且第二及第三儲存區段1122及1123可位於核心單元1110的外側，以便增強改善處理速度的功能。
匯流排介面1130係構造成連接核心單元1110及快取記憶體單元1120，以便有效地傳輸資料。
根據本發明之實施例的處理器1100可包括複數個核心單元1110，且複數個核心單元1110可共享快取記憶體單元1120。複數個核心單元1110及快取記憶體單元1120可通過匯流排介面1130連接。複數個核心單元1110可以與上述核心單元相同的方式構成。當處理器1100包括複數個核心單元1110時，相等數目的第一存區段1121可設置在個別的核心單元1110中，且第二及第三儲存區段1122及1123可設置於複數個核心單 元1110外側作為一個儲存區段，並通過匯流排介面1130共享。第一存區段1121可具有比第二及第三儲存區段1122及1123更高的處理速度。
根據本發明之實施例的處理器1100可進一 步包括嵌入式記憶體單元1140，其係構造成儲存資料；通訊模組單元1150，其係構造成以有線或無線方式傳輸資料至外部裝置並自外部裝置接收資料；記憶體控制單元1160，其係構造成驅動外部記憶體裝置；及媒體處理單元1170，其係構造成處理藉由處理器1100處理過的資料或從外部輸入裝置輸入的資料，並將已處理的資料輸出至外部介面裝置。在此情況下，額外的模組可通過匯流排介面1130與核心單元1110及快取記憶體單元1120交換資料，並可通過匯流排介面1130彼此交換資料。
嵌入式記憶體單元1140可包括非揮發性記 憶體裝置以及揮發性記憶體裝置。揮發性記憶體可包括DRAM(動態隨機存取記憶體)、行動式DRAM、SRAM(靜態隨機存取記憶體)等，而非揮發性記憶體裝置可包括ROM(唯讀記憶體)、反或型(NOR)快閃記憶體、反及型(NAND)快閃記憶體、PRAM(相變隨機存取記憶體)、ReRAM(電阻式隨機存取記憶體)、STTRAM(自旋轉矩式隨機存取記憶體)、MRAM(磁性隨機存取記憶體)等。特別地，非揮發性記憶體可包括根據本發明之實施例的非揮發性記憶體裝置。包括根據本發明之實施例之非揮發性記憶體裝置的嵌入式記憶體單元1140包括閘極結構， 其包括在基板上方的選擇閘極以及形成在選擇閘極之一側壁上並具有P型通道的記憶體閘極。此外，嵌入式記憶體單元1140包括汲極區，其係形成在基板中，位於閘極結構之一側，且重疊記憶體閘極的一部分；源極區，其係形成在基板中，位於閘極結構的另一側，且重疊選擇閘極的一部分；及接觸結構，其電合併選擇閘極與記憶體閘極，且具有與選擇閘極之接觸面積相同之與記憶體閘極的接觸面積。嵌入式記憶體單元1140可縮小周邊電路的尺寸，從而縮小裝置尺寸，並可防止包括耐久性之可靠度的劣化。通過此結構，可最小化嵌入式記憶體單元1140的尺寸，並可在相同面積內最大化嵌入式記憶體單元1140的容量。為了縮小處理器1100的尺寸，需要小尺寸的嵌入式記憶體單元1140。此外，為了增進處理器1100的性能，嵌入式記憶體單元1140的可靠度可需要改善。由於根據本發明之實施例的嵌入式記憶體單元1140可改善可靠度同時最小化尺寸，不僅可縮小處理器1100的尺寸，且亦可改善處理器1100的性能。
通訊模組單元1150可包括可連接至有線網 路的模組及可連接至無線網路的模組。有線網路模組可包括LAN(區域網路)、USB(通用串列匯流排)、乙太網路、PLC(電力線通訊)等。無線網路模組可包括IrDA(紅外線數據協會)、CDMA(分碼多重存取)、TDMA(分時多重存取)、FDMA(分頻多重存取)、無線區域網路、無線傳輸(Zigbee)、USN(無所不在的感測器網路)、藍芽、RFID(射頻識別)、LTE(長期演進)、NFC(近場通訊)、Wibro(無線 寬頻網際網路)、HSDPA(高速下載封包存取)、WCDMA(寬頻CDMA)、UWB(超寬頻)等。
記憶體控制單元1160係構造成管理在處理 器1100及根據不同通訊規格之外部儲存裝置間傳輸的資料，並可包括各種記憶體控制器，以控制IDE(整合設備電子介面)、STAT(序列先進技術附件)、SCSI(小型電腦系統介面)、RAID(獨立磁碟冗餘陣列)、SSD(固態硬碟)、eSATA(外部SATA)、PCMCIA(個人電腦記憶卡國際協會)、USB(通用串列匯流排)、SD(安全數位)卡、mini SD(mSD)卡、micro SD卡、SDHC(安全數位高容量)卡、記憶棒卡、智能媒體卡、MMC(多媒體卡)、eMMC(嵌入式MMC)、CF(小型快閃)卡等。
媒體處理單元1170係構造成處理由處理器 1100處理過的資料或從外部輸入裝置輸入的資料，並將已處理的資料輸出至外部介面裝置，使得資料以影像、聲音等的形式傳輸。媒體處理單元1170可包括GPU、數位訊號處理器(DSP)、高解析度(HD)音頻、高解析度多媒體介面(HDMI)控制器等。
根據本發明之實施例，由於非揮發性記憶體 裝置包括選擇閘極，可在無例如恢復之額外操作及用於操作之額外電路的情況下防止過抹除。因此，可縮小周邊電路的尺寸。此外，由於記憶體閘極和汲極區彼此局部重疊，程式操作可在不使用HCI的情況下執行。因此，由於可減少程式操作期間的電流消耗，可縮小包括電荷泵之周邊電路的尺寸。此外，由於非揮發性記憶體裝置 包括電合併選擇閘極及記憶體閘極的連接單元，可縮小包括解碼器之周邊電路的尺寸，同時簡化操作。
此外，由於電荷捕獲及釋放受限在記憶體閘極和汲極區彼此重疊的區域，可輕易控制經捕獲之電荷的分布，並可防止由電荷捕獲不匹配所導致的特性劣化。因此，可防止包括耐久性之可靠度的劣化。
雖然本發明已為了說明目的敘述各種實施例，那些熟悉此項技術者當明白，在不偏離由下列之申請專利範圍所定義之本發明的精神與範圍的情況下，可作出各種變化及修改。
200‧‧‧閘極結構
201‧‧‧基板
202‧‧‧N型井
203‧‧‧隔離層
205‧‧‧閘極介電層
206‧‧‧閘極電極
207‧‧‧穿隧絕緣層
208‧‧‧電荷捕獲層
209‧‧‧電荷阻擋層
210‧‧‧記憶體層
211‧‧‧控制電極
212‧‧‧間隔物
215‧‧‧層間介電層
216‧‧‧接觸插塞

Claims (24)

  1. 一種非揮發性記憶體裝置，包括：一閘極結構，其包括一形成在一基板上方的選擇閘極以及一形成在該選擇閘極之一側壁上並具有一P型通道的記憶體閘極；一汲極區，其係形成在該基板中，位於該閘極結構的一側壁，並重疊該記憶體閘極的一部分；及一源極區，其係形成在該基板中，位於該閘極結構的另一側壁，並重疊該選擇閘極的一部分。
  2. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其進一步包括：一N型井，其係形成在該基板中，位於該閘極結構下方。
  3. 如申請專利範圍第2項所述之非揮發性記憶體裝置，其中該汲極區及該源極區包括一P型雜質區，其係形成在該N型井中。
  4. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該汲極區及該源極區具有一不對稱結構。
  5. 如申請專利範圍第4項所述之非揮發性記憶體裝置，其中該源極區包括一第一雜質區及一第二雜質區，該第二雜質區具有比該第一雜質區更高的雜質摻雜濃度，且該汲極區僅由該第二雜質構成。
  6. 一種非揮發性記憶體裝置，包括： 一閘極結構，其包括一形成在一基板上方的選擇閘極以及一形成在該選擇閘極之一側壁上的記憶體閘極；一汲極區，其係形成在該基板中，位於該閘極結構的一側壁，並重疊該記憶體閘極的一部分；一源極區，其係形成在該基板中，位於該閘極結構的另一側壁，並重疊該選擇閘極的一部分；及一接觸結構，其係形成在該閘極結構上方，並電合併該選擇閘極與該記憶體閘極。
  7. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該記憶體閘極與該接觸結構之間的接觸面積大致等於該選擇閘極與該接觸結構之間的接觸面積。
  8. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該選擇閘極具有比該記憶體閘極更大的臨界尺寸(CD)，且對應該接觸結構之該選擇閘極的臨界尺寸大致等於對應該接觸結構之該記憶體閘極的臨界尺寸。
  9. 如申請專利範圍第8項所述之非揮發性記憶體裝置，其中該選擇閘極包括一凹部，該凹部係藉由使該選擇閘極對應該接觸結構之該側壁的一部分凹陷來形成，且該記憶體閘極包括一凸部，該凸部係藉由使該記憶體閘極對應該凹部之該側壁的一部分突出來形成。
  10. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該接觸結構包括一接觸插塞，該接觸插塞係與該 選擇閘極及該記憶體閘極通過一覆蓋該基板包括該閘極結構的整個表面的層間介電層接觸。
  11. 如申請專利範圍第10項所述之非揮發性記憶體裝置，其中該接觸插塞包含具有長軸及短軸的一矩形柱形或橢圓柱形。
  12. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其進一步包括：一N型井，其係形成在該基板中，位於該閘極結構下方；及一隔離層，其係形成在該基板中，並定義一主動區。
  13. 如申請專利範圍第12項所述之非揮發性記憶體裝置，其中該接觸結構係定位在該隔離層上方。
  14. 如申請專利範圍第12項所述之非揮發性記憶體裝置，其中該汲極區及該源極區包括一P型雜質區，其係形成在該N型井中。
  15. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該汲極區及該源極區具有一不對稱結構。
  16. 如申請專利範圍第15項所述之非揮發性記憶體裝置，其中該源極區包括一第一雜質區及一第二雜質區，該第二雜質區具有比該第一雜質區更高的雜質摻雜濃度，且該汲極區僅由該第二雜質構成。
  17. 一種非揮發性記憶體裝置，包括： 一閘極結構，其包括一形成在一基板上方的選擇閘極以及一形成在該選擇閘極之一側壁上並具有一P型通道的記憶體閘極；一汲極區，其係形成在該基板中，位於該閘極結構的一個側壁，並重疊該記憶體閘極的一部分；一源極區，其係形成在該基板中，位於該閘極結構的另一側壁，並重疊該選擇閘極的一部分；及一接觸結構，其係形成在該閘極結構上方，並電合併該選擇閘極與該記憶體閘極，其中該接觸結構與該記憶體閘極之間的接觸面積大致等於該接觸結構與該選擇閘極之間的接觸面積。
  18. 如申請專利範圍第17項所述之非揮發性記憶體裝置，其中該選擇閘極具有比該記憶體閘極更大的臨界尺寸，且對應該接觸結構之該選擇閘極的臨界尺寸等於對應該接觸結構之該記憶體閘極的臨界尺寸。
  19. 如申請專利範圍第17項所述之非揮發性記憶體裝置，其進一步包括一N型井，其係形成在該基板中，位於該閘極結構下方，其中該汲極區及該源極區包括一P型雜質區，其係形成在該N型井中。
  20. 如申請專利範圍第17項所述之非揮發性記憶體裝置，其中該汲極區及該源極區具有一不對稱結構。
  21. 一種非揮發性記憶體裝置，包括： 一閘極結構，其包括一記憶體閘極及一形成在一基板上方的選擇閘極，其中該記憶體閘極係形成在該選擇閘極之一側壁上並具有一P型通道；一汲極區，其係形成在該基板中，位於該閘極結構的一側壁，並重疊該記憶體閘極的一部分；及一源極區，其係形成在基板中，位於該閘極結構的另一側。
  22. 如申請專利範圍第21項所述之非揮發性記憶體裝置，其中該源極區重疊該選擇閘極的一部分。
  23. 一種非揮發性記憶體裝置，包括：一記憶體閘極及一形成在一基板上方的選擇閘極，其中該記憶體閘極係形成在該選擇閘極之一側壁上；一汲極區，其係形成在該基板中，並重疊該記憶體閘極的一部分；及一源極區，其係形成在該基板中，並重疊該選擇閘極的一部分。
  24. 一種非揮發性記憶體裝置，包括：一記憶體閘極及一形成在一基板上方的選擇閘極，其中該記憶體閘極係相對於該選擇閘極橫向地形成，並具有一P型通道；一汲極區，其係形成在該基板中，並重疊該記憶體閘極的一部分；及一源極區，其係形成在該基板中，並重疊該選擇閘極的一部分。
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