CN105990367A - 具有rom单元的非易失性存储器单元阵列 - Google Patents

具有rom单元的非易失性存储器单元阵列 Download PDF

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Abstract

本发明公开了一种存储器装置，其包括多个ROM单元以及在所述多个ROM单元上面延伸的导电线，其中每一个ROM单元具有：形成在衬底中的间隔开的源极区和漏极区，所述源极区和漏极区两者间设有沟道区；第一栅极，其设置在所述沟道区的第一部分上面并与之绝缘；第二栅极，其设置在所述沟道区的第二部分上面并与之绝缘。所述导电线电耦接到所述ROM单元的第一子组的所述漏极区，并且不电耦接到所述ROM单元的第二子组的所述漏极区。另选地，所述ROM单元的第一子组在所述沟道区中各自包括较高电压阈值的植入物区，而所述ROM单元的第二子组在所述沟道区中各自缺少任何较高电压阈值的植入物区。

Description

具有ROM单元的非易失性存储器单元阵列
技术领域
本发明涉及非易失性存储器单元阵列，并且更具体地讲，涉及包括只读存储器单元的此类阵列。
背景技术
分离栅极非易失性存储器装置是本领域中众所周知的。例如，美国专利6,747,310和7,927,994公开了一种分离栅极非易失性存储器(NVM)单元，这两个美国专利出于所有目的以引用方式并入本文中。图1示出形成在半导体衬底12上的此类常规分离栅极存储器单元10的示例。源极区14和漏极区16形成为硅衬底12中的扩散区，并且两者间限定了沟道区18。每一个存储器单元10包括四个导电栅极：浮栅20，其设置在沟道区18的第一部分和源极区14的一部分上面并与之绝缘；控制栅22，其设置在浮栅20上面并且通过绝缘层23与浮栅20绝缘；擦除栅24，其设置在源极区14上面并与之绝缘；以及选择栅26(通常称为字线栅)，其设置在沟道区18的第二部分上面并与之绝缘。导电触点28将漏极区16电连接到导电位线30，从而电连接到存储器单元10的列中的所有漏极区。存储器单元10成对形成，所述单元对共享公共源极区14和擦除栅24。相邻的存储器单元对共享公共漏极区16和导电触点28。通常，这些存储器单元对形成在存储器单元10的行和列组成的阵列中。
通过将电子注入到浮栅20上来对存储器单元10编程。带负电的浮栅20导致下面的沟道区18的导电性减小或为零，将此读为“0”状态。存储器单元10通过将电子从浮栅20去除来被擦除，这允许下面的沟道区在对应选择栅26和控制栅22升高到其读取电压电位时导电。将此读为“1”状态。存储器单元10可被反复编程、擦除和再编程。
存在这样一些应用，其中只读存储器(ROM)与NVM阵列形成在同一芯片上。ROM包括仅可被编程一次并且此后无法擦除或再编程的存储器单元。ROM与NVM阵列形成在同一芯片上以提供不能更改的代码。对于许多此类应用来说，该代码需要很安全(即，一旦编程，用户或黑客应不能够对其进行更改或侵入)。NVM单元不适于存储这种安全代码，因为用户可能不慎在此安全代码上进行代码编程，或者此安全代码可能会被不怀好意的黑客侵入。一种解决方案是提供与NVM阵列分离但与NVM阵列在同一芯片上的专用ROM结构。然而，这种专用结构容易识别，并且因此遭受同样的侵入威胁。此外，形成专用ROM结构需要关于NVM阵列的单独处理和掩膜步骤，这会提高芯片制造的复杂度和成本。
需要在与NVM相同的芯片上实施ROM，同时还是安全的并且不需要过多的制造加工。
发明内容
利用一种存储器装置解决了上述问题和需求，该存储器装置包括多个ROM单元以及在该多个ROM单元上面延伸的导电线，其中每一个ROM单元具有：形成在衬底中的间隔开的源极区和漏极区，其两者间设有沟道区；第一栅极，其设置在沟道区的第一部分上面并与之绝缘；第二栅极，其设置在沟道区的第二部分上面并与之绝缘。所述导电线电耦接到所述多个ROM单元的第一子组的漏极区，并且不电耦接到所述多个ROM单元的第二子组的漏极区。
一种包括多个ROM单元的存储器装置，其中每一个ROM单元具有：形成在衬底中的间隔开的源极区和漏极区，其两者间设有沟道区；第一栅极，其设置在沟道区的第一部分上面并与之绝缘；以及第二栅极，其设置在沟道区的第二部分上面并与之绝缘。对于所述多个ROM单元的第一子组中的每一个，ROM单元在沟道区中包括较高电压阈值的植入物区，并且对于所述多个ROM单元的第二子组中的每一个，ROM单元在沟道区中缺少任何较高电压阈值的植入物区。
通过查看说明书、权利要求和附图，本发明的其它对象和特征将变得显而易见。
附图说明
图1是常规非易失性存储器单元的侧视横截面图。
图2是ROM单元的侧视横截面图，其显示ROM单元借助完整的位线触点被编程。
图3是ROM单元的侧视横截面图，其显示ROM单元借助缺失的位线触点被编程。
图4-9是本发明的ROM单元的另选实施例的侧视横截面图。
具体实施方式
本发明是这样一种技术，其使用与NVM单元相同的基础结构将ROM集成在非易失性存储器(NVM)阵列内，使得潜在黑客不容易从NVM阵列中分辨出或识别出ROM。该技术容易制造，因为它易于对该阵列内的现有存储器单元实施改变。
图2示出ROM单元40a、40b、40c和40d，其可嵌入到上述NVM单元10的阵列中的任何位置。每一个ROM单元具有与上述存储器单元10相同的部件，不同的是省略了绝缘层23以使得浮栅20和控制栅22整体形成为单个控制栅42(即无浮栅)。另外，每一个ROM单元并不与相邻ROM单元共享漏极区16或触点28，而是每一个ROM单元具有其自己的漏极区16和触点28。最后，伪栅44形成在相邻ROM单元的漏极区16之间。
以ROM单元40b为例，当该单元的栅极42和26升高到其读取电压电位时，沟道区18b将始终在源极14和漏极16b之间呈现导电性，将此读为“1”状态。因此，ROM单元40b将依据检测到电流从源极区14流过沟道区18b、漏极16b、漏极触点28b并且流到位线30而始终读为“1”状态。此“1”状态在制造时确定并固定(即，以后不可改变)。与此相反，如果期望ROM单元40b始终读为“0”状态，则其将被制造为具有图3所示的构造，其与图2所示的构造相同，不同的是在制造过程中省略了漏极触点28b。当ROM单元40b的栅极42和26升高到其读取电压电位时，沟道区18b将始终在源极14和漏极16b之间呈现导电性，但是此导电性因在漏极16b和位线30之间缺少任何触点而遭到破坏。因此，具有此构造的ROM单元40b将始终读为“0”状态(即，在源极区14和位线30之间未检测到电流)。为确保没有漏电流到达相邻ROM单元40c的相邻位线16c和位线触点28c，伪栅44保持在零伏特(或小于阈下电压的正电压或负电压)以确保栅极44下面的硅不导电。因此，如图3所示，ROM单元40b将始终读为“0”状态，而ROM单元40c(其具有位线触点28c)将始终读为“1”状态。换句话讲，ROM单元40的编程状态是由制造期间包括还是不包括对应的位线触点28来决定。
图2和图3的ROM单元构造具有很多优点。首先，任何给定ROM单元的位状态“1”或“0”是在制造期间通过形成或不形成该单元的位线触点28来设置。该位状态随后无法改变。此外，由于该ROM单元结构与非易失性存储器单元如此类似，因此这些ROM单元可容易地与非易失性存储器单元阵列同时制造(即，极类似的工艺流程，仅有一个额外掩膜步骤)。优选地，用来形成ROM和NVM单元的触点28的掩膜步骤决定了哪些ROM单元将包括触点28以及哪些ROM单元将不包括触点28。ROM单元40可形成为与存储器单元10的NVM阵列相邻或甚至形成在该NVM阵列的内部。另外，由于ROM单元40与NVM单元10如此类似，因此当这两种类型的单元形成在同一阵列中时，将很难区分它们，从而给侵入造成困难。
图4示出另选实施例，其中ROM单元40在设计中甚至更靠近NVM单元10。特别地，在该实施例中，绝缘层23被保持以使得每一个ROM单元40包括分开的浮栅20和控制栅22。在此构造中，通过将控制栅22升高到足够高的电压以使得通过电压耦合到浮栅20，使浮栅20下面的沟道区具有导电性，来读取ROM单元40。如图4所示，ROM单元40b将读为“0”状态(因为缺失触点28)，并且ROM单元40c将读为“1”状态(因为存在触点28c)。
图5示出另一个另选实施例，其与图4相同，不同的是在层23中形成孔以使得控制栅22的一部分与浮栅20电接触。
图6示出另一个另选实施例，其与图2和图3相同，不同的是不是通过省略漏极触点28b来将ROM单元40b编程为处于“0”状态，而是可在漏极16b上面形成绝缘层48以使得触点28b不与漏极16b电接触。此相同技术可在图4和图5的实施例中实施。可通过将绝缘层48形成在所有漏极区16上面，然后经过将绝缘层48从要处于“1”状态的那些ROM单元的漏极区16选择性地去除的掩膜和蚀刻工艺，来选择性地形成绝缘层48。
图7示出又一个另选实施例，其中通过选择性衬底植入而不是选择性位线触点形成来对ROM单元编程。该实施例类似于图4所示的实施例，不同的是没有伪栅44，并且相邻存储器单元共享公共漏极16和位线触点28(与NVM单元构造相似)。不是基于位线触点28的存在与否来对ROM单元编程，而是根据沟道区植入的存在与否来对ROM单元编程。特别地，如图所示，ROM单元40c在沟道区18c中包括较高阈值电压植入物区50。相对于无植入物50的沟道区，植入物区50具有使得沟道18c导电所需的更高阈值电压(Vt)。植入物区50的阈值电压Vt大于施加到选择栅26和控制栅46的读取电压。因此，在ROM单元40c的读取操作期间，当读取电压施加到选择栅26c和控制栅42c时，沟道区18c将因植入物区50而不导电，从而指示ROM单元40c是被构造为“0”状态。与此相反，在ROM单元40b的读取操作期间，将选择栅26b和控制栅42b升高到其读取电位导致电流流过沟道区18b，从而指示ROM单元40b是被构造为“1”状态。植入物区50可设置在选择栅26下面、设置在控制栅42下面，或至少部分地设置在两者下面，如图所示。优选地，植入物区50从源极区14朝向漏极区16延伸，但并不一直延伸到漏极区16以提高击穿电压并降低结电容。由于ROM编程是通过衬底植入来实施，因此难以通过逆向工程来检测经编程的代码。俯视图结构与NVM单元结构的俯视图结构完全相同，因此极难辨识这些ROM单元的具体位置。
图8示出又一个另选实施例，其类似于图7的实施例，不同的是绝缘层23被保持以使得每一个ROM单元40包括分开的浮栅20和控制栅22。在层23中形成孔以使得控制栅22的一部分与浮栅20电接触。
图9示出又一个另选实施例，其类似于图7的实施例，不同的是绝缘层23被保持以使得每一个ROM单元40包括彼此绝缘的分开的浮栅20和控制栅22。此外，植入物区50仅形成在选择栅26下面(并且不形成在浮栅20下面)。在此构造中，浮置单元20保持未编程(即，其上未注入电子)以使得浮栅20下面的沟道区具有导电性。因此，在ROM单元40c的读取操作期间，当读取电压施加到选择栅26c时，沟道区18c将因植入物区50而不导电，从而指示ROM单元40c是被构造为“0”状态。与此相反，在ROM单元40b的读取操作期间，将选择栅26b升高到其读取电位导致电流流过沟道区18b，从而指示ROM单元40b是被构造为“1”状态。
应当理解，本发明并不限于上文所述和本文中示出的实施例，而是包含属于所附权利要求范围内的任何和所有变型形式。例如，在本文中提及本发明并不旨在限制任何权利要求或权利要求术语的范围，而是仅涉及可由所述权利要求中的一项或多项涵盖的一个或多个特征。上文所述的材料、过程和数值示例仅具有示例性，而且不应视为限制权利要求。本领域的技术人员应当理解，源极区和漏极区可互换。最后，材料的单个层可形成为此材料或类似材料的多个层，反之亦然。
应该指出的是，如本文所用，术语“在…上面”和“在…上”两者都包含性地包括“直接在…上”(两者间未设置中间材料、元件或空间)和“间接在…上”(两者间设置有中间材料、元件或空间)。同样，术语“相邻”包括“直接相邻”(两者间未设置中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)，“安装到”包括“直接安装到”(两者间未设置中间材料、元件或空间)和“间接安装到”(两者间设置有中间材料、元件或空间)，并且“电耦接”包括“直接电耦接到”(两者间没有将这些元件电连接在一起的中间材料或元件)和“间接电耦接到”(两者间设有将这些元件电连接在一起的中间材料或元件)。例如，“在衬底上面”形成元件可包括在元件和衬底两者间没有中间材料/元件的情况下将元件直接形成在衬底上，以及在两者间设有一个或多个中间材料/元件的情况下将元件间接形成在衬底上。

Claims (16)

1.一种存储器装置，包括：
半导体衬底；
多个ROM单元，其中所述ROM单元中的每一个包括：
形成在所述衬底中的间隔开的源极区和漏极区，所述源极区和漏极区两者间设有沟道区，
第一栅极，其设置在所述沟道区的第一部分上面并与之绝缘，
第二栅极，其设置在所述沟道区的第二部分上面并与之绝缘，
导电线，其在所述多个ROM单元上面延伸；
其中所述导电线电耦接到所述多个ROM单元的第一子组的所述漏极区，并且不电耦接到所述多个ROM单元的第二子组的所述漏极区。
2.根据权利要求1所述的存储器装置，还包括：
多个NVM单元，其中所述NVM单元中的每一个包括：
形成在所述衬底中的间隔开的第二源极区和第二漏极区，所述第二源极区和第二漏极区两者间设有第二沟道区，
浮栅，其设置在所述第二沟道区的第一部分上面并与之绝缘，
选择栅，其设置在所述沟道区的第二部分上面并与之绝缘。
3.根据权利要求2所述的存储器装置，其中所述NVM单元中的每一个还包括：
控制栅，其设置在所述浮栅上面并与之绝缘；以及
擦除栅，其设置在所述第二源极区上面并与之绝缘。
4.根据权利要求2所述的存储器装置，其中所述多个ROM单元的所述第一子组的所述漏极区中的每一个通过从所述漏极区延伸到所述导电线的导电触点电耦接到所述导电线。
5.根据权利要求4所述的存储器装置，其中所述多个ROM单元的所述第二子组中的每一个缺少从所述漏极区延伸到所述导电线的任何导电触点。
6.根据权利要求2所述的存储器装置，还包括：
多个伪栅，其设置在所述衬底上面并与之绝缘，其中所述伪栅中的每一个设置在所述漏极区中的两个之间。
7.根据权利要求2所述的存储器装置，其中所述ROM单元中的每一个还包括：
第三栅极，其设置在所述第一栅极上面并与之绝缘。
8.根据权利要求2所述的存储器装置，其中所述ROM单元中的每一个还包括：
第三栅极，其设置在所述第一栅极上面并且电耦接到所述第一栅极。
9.根据权利要求4所述的存储器装置，其中所述多个ROM单元的所述第二子组中的每一个还包括：
绝缘材料层，其设置在所述漏极区上；以及
导电触点，其在所述绝缘材料层和所述导电线之间延伸。
10.一种存储器装置，包括：
半导体衬底；
多个ROM单元，其中所述ROM单元中的每一个包括：
形成在所述衬底中的间隔开的源极区和漏极区，所述源极区和漏极区两者间设有沟道区，
第一栅极，其设置在所述沟道区的第一部分上面并与之绝缘，
第二栅极，其设置在所述沟道区的第二部分上面并与之绝缘，
其中对于所述多个ROM单元的第一子组中的每一个，所述ROM单元在所述沟道区中包括较高电压阈值的植入物区；并且
其中对于所述多个ROM单元的第二子组中的每一个，所述ROM单元在所述沟道区中缺少任何较高电压阈值的植入物区。
11.根据权利要求10所述的存储器装置，还包括：
多个NVM单元，其中所述NVM单元中的每一个包括：
形成在所述衬底中的间隔开的第二源极区和第二漏极区，所述第二源极区和第二漏极区两者间设有第二沟道区，
浮栅，其设置在所述第二沟道区的第一部分上面并与之绝缘，
选择栅，其设置在所述沟道区的第二部分上面并与之绝缘。
12.根据权利要求11所述的存储器装置，其中所述NVM单元中的每一个还包括：
控制栅，其设置在所述浮栅上面并与之绝缘；以及
擦除栅，其设置在所述第二源极区上面并与之绝缘。
13.根据权利要求11所述的存储器装置，其中对于所述多个ROM单元的所述第一子组中的每一个，所述较高电压阈值植入物区从所述源极区朝向所述漏极区延伸但未到达所述漏极区。
14.根据权利要求11所述的存储器装置，其中所述ROM单元中的每一个还包括：
第三栅极，其设置在所述第一栅极上面并且电耦接到所述第一栅极。
15.根据权利要求11所述的存储器装置，其中所述ROM单元中的每一个还包括：
第三栅极，其设置在所述第一栅极上面并与之绝缘。
16.根据权利要求15所述的存储器装置，其中对于所述多个ROM单元的所述第二子组中的每一个，所述较高电压阈值植入物区设置在所述第二栅极下面。
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