KR102003628B1 - Rom 셀들을 갖는 비휘발성 메모리 셀들의 어레이 - Google Patents

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Abstract

기판 내에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 게이트, 및 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 게이트를 각각이 갖는 복수의 ROM 셀들, 및 복수의 ROM 셀들 위에 연장되는 전도성 라인을 포함하는 메모리 디바이스가 개시된다. 전도성 라인은 ROM 셀들의 제1 서브그룹의 드레인 영역들에 전기적으로 커플링되고, ROM 셀들의 제2 서브그룹의 드레인 영역들에 전기적으로 커플링되지 않는다. 대안으로, ROM 셀들의 제1 서브그룹은 각각이 채널 영역 내에 더 높은 임계 전압 주입 영역을 포함하는 반면, ROM 셀들의 제2 서브그룹은 각각이 채널 영역 내에 어떠한 더 높은 임계 전압 주입 영역을 포함하지 않는다.

Description

ROM 셀들을 갖는 비휘발성 메모리 셀들의 어레이
관련 출원
본 출원은 2015년 3월 4일자로 출원된 미국 특허 출원 제14/639,063호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 셀 어레이들에 관한 것이고, 더 구체적으로는, 판독 전용 메모리 셀들을 포함하는 그러한 어레이들에 관한 것이다.
분리형 게이트 비휘발성 메모리 디바이스들은 본 기술 분야에 잘 알려져 있다. 예를 들어, 미국 특허 제6,747,310호 및 제7,927,994호는 분리형 게이트 비휘발성 메모리(NVM) 셀을 개시하고 있고, 이들은 모든 목적을 위해 참고로 본 명세서에 포함된다. 도 1은 반도체 기판(12) 상에 형성된 그러한 종래의 분리형 게이트 메모리 셀들(10)의 일례를 도시한다. 소스 및 드레인 영역들(14, 16)이 실리콘 기판(12) 내에 확산 영역들로서 형성되고, 그들 사이에 채널 영역(18)을 한정한다. 각각의 메모리 셀(10)은 하기의 4개의 전도성 게이트들을 포함한다: 채널 영역(18)의 제1 부분 및 소스 영역(14)의 일부분 위에 배치되면서 그들로부터 절연되는 플로팅 게이트(20), 플로팅 게이트(20) 위에 배치되면서 절연 층(23)에 의해 그로부터 절연되는 제어 게이트(22), 소스 영역(14) 위에 배치되면서 그로부터 절연되는 소거 게이트(24), 및 채널 영역(18)의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트(26)(통상, 워드 라인 게이트로 지칭됨). 전도성 콘택트(28)가 메모리 셀들(10)의 컬럼(column) 내의 모든 드레인 영역들에 전기적으로 접속하는 전도성 비트 라인(30)에 드레인 영역(16)을 전기적으로 접속시킨다. 메모리 셀들(10)은 공통 소스 영역(14) 및 소거 게이트(24)를 공유하는 쌍들로 형성된다. 인접 쌍들의 메모리 셀들은 공통 드레인 영역(16) 및 전도성 콘택트(28)를 공유한다. 전형적으로, 메모리 셀 쌍들은 메모리 셀들(10)의 로우(row)들 및 컬럼들의 어레이로 형성된다.
메모리 셀들(10)은 플로팅 게이트(20) 상에 전자들을 주입함으로써 프로그래밍된다. 네거티브로 대전된 플로팅 게이트(20)는 하부 채널 영역(18)에 감소된 또는 0의 전도성을 야기하는데, 이는 "0" 상태로 해석된다. 메모리 셀들(10)은 플로팅 게이트(20)로부터 전자들을 제거함으로써 소거되는데, 이는 대응하는 선택 게이트(26) 및 제어 게이트(22)가 그들의 판독 전압 전위들로 상승될 때 하부 채널 영역이 대전되게 한다. 이는 "1" 상태로 해석된다. 메모리 셀들(10)은 반복해서 프로그래밍, 소거, 및 재프로그래밍될 수 있다.
판독 전용 메모리(ROM)가 NVM 어레이와 동일한 칩 상에 형성되는 응용물들이 있다. ROM은, 한번만 프로그래밍가능하고 그 후에 소거 또는 재프로그래밍될 수 없는 메모리 셀들을 포함한다. ROM은 변경될 수 없는 코드를 제공하도록 NVM 어레이와 동일한 칩 상에 형성된다. 많은 그러한 응용물들에 대해, 코드는 안전해야 한다(즉, 일단 프로그래밍되면, 사용자 또는 해커가 그것을 변경 또는 해킹할 수 있어서는 안 된다). NVM 셀들은 이러한 보안 코드를 저장하는 데에는 적합하지 않은데, 그 이유는 사용자가 이러한 보안 코드를 통해 코드를 우발적으로 프로그래밍할 수 있거나, 또는 이러한 코드가 그에 의해 악의적인 의도로 해킹될 수 있기 때문이다. NVM 어레이로부터 분리되어 있지만 그와 동일한 칩 상에 있는 전용 ROM 구조물을 제공하도록 하는 하나의 솔루션이 있었다. 그러나, 그러한 전용 구조물은 용이하게 식별가능하고, 따라서, 동일한 해킹 위협을 받는다. 더욱이, 전용 ROM 구조물들을 형성하는 데에는 NVM 어레이에 대한 별개의 프로세싱 단계 및 마스킹 단계가 필요한데, 이는 칩 제조의 복잡도 및 비용을 끌어올릴 수 있다.
안전하고 제조하는 데 과도한 프로세싱을 필요로 하지 않는 NVM과 동일한 칩 상에 ROM을 구현할 필요성이 있다.
전술된 문제들 및 필요성들은, 기판 내에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 게이트 및 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 게이트를 각각이 갖는 복수의 ROM 셀들, 및 복수의 ROM 셀들 위에 연장되는 전도성 라인을 포함하는 메모리 디바이스로 다루어진다. 전도성 라인은 제1 서브그룹의 복수의 ROM 셀들의 드레인 영역들에 전기적으로 커플링되고, 복수의 ROM 셀들의 제2 서브그룹의 드레인 영역들에 전기적으로 커플링되지 않는다.
메모리 디바이스는, 기판 내에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 게이트, 및 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 게이트를 각각이 갖는 복수의 ROM 셀들을 포함한다. 복수의 ROM 셀들의 제1 서브그룹의 각각에 대해, ROM 셀은 채널 영역 내에 더 높은 임계 전압 주입 영역을 포함하고, 복수의 ROM 셀들의 제2 서브그룹의 각각에 대해, ROM 셀은 채널 영역 내에 어떠한 더 높은 임계 전압 주입 영역을 포함하지 않는다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 비휘발성 메모리 셀의 측단면도이다.
도 2는 비트 라인 콘택트들이 손상되지 않은 상태로 프로그래밍되는 ROM 셀들을 도시한, ROM 셀들의 측단면도이다.
도 3은 비트 라인 콘택트가 누락된 상태로 프로그래밍되는 ROM 셀을 도시한, ROM 셀들의 측단면도이다.
도 4 내지 도 9는 본 발명의 ROM 셀들의 대안의 실시예들의 측단면도들이다.
본 발명은 비휘발성 메모리(NVM) 셀들과 동일한 기본 구조들을 이용하여 NVM 어레이 내에 ROM을 통합하여 ROM이 잠재적인 해커들에 의해 NVM 어레이로부터 용이하게 구분가능 또는 식별가능하지 않게 하는 기법이다. 그 기법은 용이하게 수행되는데, 그 이유는 그 기법이 어레이 내의 기존의 메모리 셀들에 대한 변경들을 구현하기가 용이하기 때문이다.
도 2는 전술된 NVM 셀들(10)의 어레이 내의 어딘가에 매립될 수 있는 ROM 셀들(40a, 40b, 40c, 40d)을 도시한다. 각각의 ROM 셀은, 절연부(23)가 생략되어 플로팅 게이트(20) 및 제어 게이트(22)가 단일 제어 게이트(42)로서 일체로 형성된다(즉, 플로팅 게이트가 없다)는 점을 제외하면 전술된 메모리 셀들(10)과 동일한 컴포넌트들을 갖는다. 추가로, 각각의 ROM 셀은 드레인 영역(16) 또는 콘택트(28)를 인접 ROM 셀과 공유하는 것이 아니라, 오히려, 각각의 ROM 셀은 자기 자신의 드레인 영역(16) 및 콘택트(28)를 갖는다. 마지막으로, 더미 게이트(44)가 인접 ROM 셀들의 드레인 영역들(16) 사이에 형성된다.
일례로서 ROM 셀(40b)을 취하면, 그 셀의 게이트들(42, 26)이 그들의 판독용 전압 전위들로 상승될 때, 채널 영역(18b)이 소스(14)와 드레인(16b) 사이에서 항상 전도성으로 될 것인데, 이는 "1" 상태로 해석된다. 따라서, ROM 셀(40b)은 소스 영역(14)으로부터 채널 영역(18b), 드레인(16b), 및 드레인 콘택트(28b)를 통해서 비트 라인(30)으로의 검출된 전류 흐름에 의해 항상 "1" 상태로 해석될 것이다. 이러한 "1" 상태는 제조 시에 결정되고 고정된다(즉, 나중에 변경가능하지 않다). 이와는 대조적으로, ROM 셀(40b)이 항상 "0" 상태로 해석되기를 원하는 경우, 그것은 도 3에 도시된 구성으로 제조될 것인데, 이러한 구성은 드레인 콘택트(28b)가 제조 공정 동안에 생략될 것임을 제외하면 도 2에 도시된 구성과 동일한 구성이다. ROM 셀(40b)의 게이트들(42, 26)이 그들의 판독용 전압 전위들로 상승될 때, 채널 영역(18b)은 소스(14)와 드레인(16b) 사이에서 항상 전도성으로 될 것이지만, 그 전도성은 드레인(16b)과 비트 라인(30) 사이에 어떠한 콘택트도 없어서 파괴된다. 따라서, 이러한 구성을 갖는 ROM 셀(40b)은 항상 "0" 상태(즉, 소스 영역(14)과 비트 라인(30) 사이에서 어떠한 전류 흐름도 검출되지 않음)로 판독될 것이다 인접 ROM 셀(40c)에 대한 인접 비트 라인(16c) 및 비트 라인 콘택트(28c)에 대해 어떠한 누설 전류도 없음을 보장하기 위해, 더미 게이트(44)가 0 볼트(또는 서브임계 전압 미만인 포지티브 또는 네거티브 전압)에서 유지되어, 게이트(44) 하부의 실리콘이 전도성이 아님을 보장한다. 따라서, 도 3에 도시된 바와 같이, ROM 셀(40b)은 항상 "0" 상태로 해석될 것인 반면, ROM 셀(40c)(비트 라인 콘택트(28c)를 가짐)은 항상 "1" 상태로 해석될 것이다. 다시 말해, ROM 셀들(40)의 프로그래밍 상태는, 제조 동안, 대응하는 비트 라인 콘택트(28)를 포함함으로써 또는 포함하지 않음으로써 나타내진다.
도 2 및 도 3의 ROM 셀 구성들은 많은 이점들이 있다. 우선, 임의의 주어진 ROM 셀에 대한 비트 상태 "1" 또는 "0"은 그 셀에 대한 비트 라인 콘택트들(28)을 형성함으로써 또는 형성하지 않음으로써 제조 동안에 설정된다. 비트 상태는 차후에 변경될 수 없다. 더욱이, ROM 셀 구조물이 비휘발성 메모리 셀들과 매우 유사하기 때문에, ROM 셀들은 비휘발성 메모리 셀 어레이와 동시에 용이하게 제조될 수 있다(즉, 매우 유사한 공정 흐름들, 단 하나의 추가 마스킹 단계). 바람직하게는, ROM 및 NVM 셀들에 대한 콘택트들(28)을 형성하는 데 이용되는 마스킹 단계는 어떤 ROM 셀들이 콘택트(28)를 포함할 것인지 그리고 포함하지 않을 것인지 나타낸다. ROM 셀들(40)은 메모리 셀들(10)의 NVM 어레이에 인접하게 또는 심지어 그 내부에도 형성될 수 있다. 또한, ROM 셀들(40)이 NVM 셀들(10)과 매우 유사하기 때문에, 두 가지 타입들의 셀들이 동일한 어레이에 형성되는 경우에 그들을 구별하는 것은 매우 어려워서, 해킹하기가 어려워질 것이다.
도 4는 ROM 셀들(40)이 NVM 셀들(10)에 대한 설계에 심지어 더 가까운 대안의 실시예를 도시한다. 구체적으로, 이러한 실시예에서, 절연 층(23)은 각각의 ROM 셀(40)이 별개의 플로팅 게이트(20) 및 제어 게이트(22)를 포함하도록 유지된다. ROM 셀들(40)은, 이러한 구성에서, 제어 게이트(22)를 충분한 고전압으로 상승시켜서, 플로팅 게이트(20)로의 전압 커플링을 통해, 플로팅 게이트(20) 아래의 채널 영역이 전도성이 되게 함으로써 판독된다. 도 4에 도시된 바와 같이, ROM 셀(40b)은 (누락 콘택트(28) 때문에) "0" 상태로 해석될 것이고 ROM 셀(40c)은 (기존의 콘택트(28c) 때문에) "1" 상태로 해석될 것이다.
도 5는 다른 대안의 실시예로서, 제어 게이트(22)의 일부가 플로팅 게이트(20)와 전기적으로 접촉하도록 층(23) 내의 홀이 형성된다는 점을 제외하면 도 4와 동일한 실시예를 도시한다.
도 6은 다른 대안의 실시예로서, 드레인 콘택트(28b)를 생략함으로써 "0" 상태의 ROM 셀(40b)을 프로그래밍하는 대신, 절연부의 층(48)이 드레인(16b) 위에 형성되어 콘택트(28b)가 드레인(16b)과 전기적으로 접촉하지 않게 할 수 있다는 점을 제외하면 도 2 및 도 3과 동일한 실시예를 도시한다. 이러한 동일한 기법이 도 4 및 도 5의 실시예들에서 구현될 수 있다. 절연부(48)는 그것을 모든 드레인 영역들(16) 위에 형성하고, 뒤이어 "1" 상태에 있어야 하는 그들 ROM 셀들의 드레인 영역들(16)로부터 절연부(48)를 선택적으로 제거하는 마스크 및 에치 공정이 이어짐으로써 선택적으로 형성될 수 있다.
도 7은 또 다른 대안의 실시예로서, ROM 셀들이 선택적 비트 라인 콘택트 형성 대신 선택적 기판 주입을 통해 프로그래밍되는 실시예를 도시한다. 이러한 실시예는, 더미 게이트(44)가 없고 인접 메모리 셀들이 공통 드레인(16) 및 비트 라인 콘택트(28)를 공유한다는 점을 제외하면 도 4에 도시된 것과 유사하다(NVM 셀 구성과 유사함). 비트 라인 콘택트(28)의 존재 유무에 기초하여 ROM 셀들을 프로그래밍하는 대신, ROM 셀들은 채널 영역 주입의 존재 유무에 의해 프로그래밍된다. 구체적으로, 도시된 바와 같이, ROM 셀(40c)은 채널 영역(18c) 내에 더 높은 임계 전압 주입 영역(50)을 포함한다. 주입 영역(50)은 주입부(50) 없는 채널 영역들에 대해 채널(18c)을 전도성으로 만드는 데 필요한 더 높은 임계 전압(Vt)을 갖는다. 주입 영역(50)의 임계 전압(Vt)은 선택 및 제어 게이트들(26, 46)에 인가되는 판독 전압들보다 더 크다. 따라서, ROM 셀(40c)의 판독 동작 동안, 판독 전압들이 선택 게이트(26c) 및 제어 게이트(42c)에 인가될 때, 채널 영역(18c)은 주입 영역(50)으로 인해 전도되지 않을 것인데, 이는 ROM 셀(40c)이 "0" 상태로 구성됨을 나타낸다. 이와는 대조적으로, ROM 셀(40b)의 판독 동작 동안, 선택 게이트(26b) 및 제어 게이트(42b)를 그들의 판독 전위들로 상승시키면, 전류 흐름이 채널 영역(18b)을 통하게 되는데, 이는 ROM 셀(40b)이 "1" 상태로 구성됨을 나타낸다. 주입 영역(50)은 선택 게이트(26) 아래에, 제어 게이트(42) 아래에, 또는 도시된 바와 같이 적어도 부분적으로 양측 모두의 아래에 배치될 수 있다. 바람직하게는, 주입 영역(50)은 소스 영역(14)으로부터 드레인 영역(16)을 향해 연장되지만, 완전히 드레인 영역(16)까지 연장되지는 않아서, 항복전압을 개선하고 접합부 커패시턴스를 낮춘다. ROM 프로그래밍이 기판 주입에 의해 구현되기 때문에, 리버스 엔지니어링(reverse engineering)에 의해, 프로그래밍된 코드를 검출하는 것이 어렵다. 상면도 구조가 NVM 셀 구조의 것과 동일하기 때문에, ROM 셀들이 어디에 위치되는지 인식하는 것은 매우 어렵다.
도 8은 또 다른 대안의 실시예로서, 각각의 ROM 셀(40)이 별개의 플로팅 및 제어 게이트들(20, 22)을 포함하도록 절연 층(23)이 유지된다는 점을 제외하면 도 7의 것과 유사한 실시예를 도시한다. 층(23) 내의 홀이, 제어 게이트(22)의 일부가 플로팅 게이트(20)와 전기적으로 접촉하도록 형성된다.
도 9는 또 다른 대안의 실시예로서, 각각의 ROM 셀(40)이 서로 절연되는 별개의 플로팅 및 제어 게이트들(20, 22)을 포함하도록 절연 층(23)이 유지된다는 점을 제외하면 도 7의 것과 유사한 실시예를 도시한다. 또한, 주입 영역(50)은 선택 게이트(26) 아래에만 형성된다(그리고 플로팅 게이트(20) 아래에는 형성되지 않는다). 이러한 구성에서, 플로팅 게이트들(20)은 플로팅 게이트들(20) 아래의 채널 영역들이 전도성이 되도록 프로그래밍되지 않은 상태로 유지된다(즉, 어떠한 전자들도 그 상에 주입되지 않는다). 따라서, ROM 셀(40c)의 판독 동작 동안, 판독 전압이 선택 게이트(26c)에 인가될 때, 채널 영역(18c)은 주입 영역(50)으로 인해 전도되지 않을 것인데, 이는 ROM 셀(40c)이 "0" 상태로 구성됨을 나타낸다. 이와는 대조적으로, ROM 셀(40b)의 판독 동작 동안, 선택 게이트(26b)를 그의 판독 전위들로 상승시키면, 전류 흐름이 채널 영역(18b)을 통하게 되는데, 이는 ROM 셀(40b)이 "1" 상태로 구성됨을 나타낸다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 당업자는 소스 및 드레인 영역들이 상호교환가능함을 이해한다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (16)

  1. 메모리 디바이스로서,
    반도체 기판;
    복수의 ROM 셀들 - 상기 ROM 셀들의 각각은,
    상기 기판 내에 형성되고 채널 영역이 사이에 있는 이격된 제1 소스 영역과 제1 드레인 영역,
    상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 게이트,
    상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 게이트,
    상기 복수의 ROM 셀들 위에 연장되는 전도성 라인을 포함함 -; 및
    복수의 NVM 셀들 - 상기 NVM 셀들의 각각은,
    상기 기판 내에 형성되고 제2 채널 영역이 사이에 있는 이격된 제2 소스 영역과 제2 드레인 영역,
    상기 제2 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및
    상기 제2 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트를 포함함 -;
    을 포함하고,
    상기 전도성 라인은 상기 복수의 ROM 셀들의 제1 서브그룹의 제1 드레인 영역들에 전기적으로 커플링되고, 상기 복수의 ROM 셀들의 제2 서브그룹의 제1 드레인 영역들에 전기적으로 커플링되지 않으며,
    상기 복수의 ROM 셀들의 제1 서브그룹의 제1 드레인 영역들의 각각은 상기 제1 드레인 영역으로부터 상기 전도성 라인까지 연장되는 전도성 콘택트에 의해 상기 전도성 라인에 전기적으로 커플링되며, 그리고
    상기 복수의 ROM 셀들의 제2 서브그룹의 각각은,
    상기 제1 드레인 영역 상에 직접적으로 배치되는 절연 재료의 층; 및
    상기 절연 재료의 층과 상기 전도성 라인 사이에 연장되는 전도성 콘택트를 추가로 포함하는, 메모리 디바이스.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 NVM 셀들의 각각은,
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트; 및
    상기 제2 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 추가로 포함하는, 메모리 디바이스.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    상기 기판 위에 배치되면서 그로부터 절연되는 복수의 더미 게이트들을 추가로 포함하고, 상기 더미 게이트들의 각각은 상기 제1 드레인 영역들 중 2개의 제1 드레인 영역들 사이에 배치되는, 메모리 디바이스.
  7. 청구항 1에 있어서,
    상기 ROM 셀들의 각각은,
    상기 제1 게이트 위에 배치되면서 그로부터 절연되는 제3 게이트를 추가로 포함하는, 메모리 디바이스.
  8. 청구항 1에 있어서,
    상기 ROM 셀들의 각각은,
    상기 제1 게이트 위에 배치되면서 그에 전기적으로 커플링되는 제3 게이트를 추가로 포함하는, 메모리 디바이스.
  9. 삭제
  10. 메모리 디바이스로서,
    반도체 기판;
    복수의 ROM 셀들 - 상기 ROM 셀들의 각각은,
    상기 기판 내에 형성되고 채널 영역이 사이에 있는 이격된 제1 소스 영역과 제1 드레인 영역,
    상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 게이트, 및
    상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 게이트를 포함함 -; 및
    복수의 NVM 셀들 - 상기 NVM 셀들의 각각은,
    상기 기판 내에 형성되고 제2 채널 영역이 사이에 있는 이격된 제2 소스 영역과 제2 드레인 영역,
    상기 제2 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및
    상기 제2 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트를 포함함 -;
    을 포함하고,
    상기 복수의 ROM 셀들의 제1 서브그룹의 각각에 대해, 상기 ROM 셀은 상기 채널 영역 내의 더 높은 임계 전압 주입 영역을 포함하고,
    상기 복수의 ROM 셀들의 제2 서브그룹의 각각에 대해, 상기 ROM 셀은 상기 채널 영역 내에 어떠한 더 높은 임계 전압 주입 영역을 포함하지 않는, 메모리 디바이스.
  11. 삭제
  12. 청구항 10에 있어서,
    상기 NVM 셀들의 각각은,
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트; 및
    상기 제2 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 추가로 포함하는, 메모리 디바이스.
  13. 청구항 10에 있어서,
    상기 복수의 ROM 셀들의 제1 서브그룹의 각각에 대해, 상기 더 높은 임계 전압 주입 영역은 상기 제1 소스 영역으로부터 상기 제1 드레인 영역을 향해 연장되지만 상기 제1 드레인 영역에 도달하지 않는, 메모리 디바이스.
  14. 청구항 10에 있어서,
    상기 ROM 셀들의 각각은,
    상기 제1 게이트 위에 배치되면서 그에 전기적으로 커플링되는 제3 게이트를 추가로 포함하는, 메모리 디바이스.
  15. 청구항 10에 있어서,
    상기 ROM 셀들의 각각은,
    상기 제1 게이트 위에 배치되면서 그로부터 절연되는 제3 게이트를 추가로 포함하는, 메모리 디바이스.
  16. 청구항 15에 있어서,
    상기 복수의 ROM 셀들의 제2 서브그룹의 각각에 대해, 상기 더 높은 임계 전압 주입 영역은 상기 제2 게이트 아래에 배치되는, 메모리 디바이스.
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