CN104051510A - 半导体器件 - Google Patents

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Abstract

一种半导体衬底中的半导体器件包括第一主表面和晶体管单元的。该晶体管单元包括：第一导电类型的漂移区、在漂移区与第一主表面之间的第二导电类型的本体区、延伸到漂移区中的在第一主表面中的有源沟槽、本体区中的邻近有源沟槽的第一导电的源极区、延伸到所述漂移区并且邻近本体区和漂移区的第一主表面处的本体沟槽。该有源沟槽包括在侧壁和底侧的栅极绝缘层、以及栅极导电层。该本体沟槽包括导电层和在侧壁和底侧的、并且对于第一主表面和本体沟槽中心的垂直轴线不对称的绝缘层。

Description

半导体器件
背景技术
比如场效应晶体管（FET）和绝缘栅双极晶体管（IGBT）的半导体器件在例如汽车和工业应用的宽阔领域中广泛使用。
希望提供具有减少的开关和传导损耗、改进的电气特性和改进的SOA（安全操作区）的半导体器件。
发明内容
根据一个实施例，一种包括第一主表面的半导体衬底中的半导体器件包括晶体管单元。所述晶体管单元包括：第一导电类型的漂移区；在所述漂移区与所述第一主表面之间的第二导电类型的本体区；延伸到所述漂移区中的在所述第一主表面处的有源沟槽；在所述有源沟槽的侧壁和底侧的栅极绝缘层；在所述有源沟槽中的栅极导电层；在所述本体区中的、并且邻近所述有源沟槽的所述第一导电类型的源极区。所述晶体管单元还包括：延伸到所述漂移区中的在所述第一主表面处的本体沟槽，所述本体沟槽与所述本体区和所述漂移区邻近；在所述本体沟槽的侧壁和底侧的绝缘层，所述绝缘层相对于在所述本体沟槽的中心垂直于所述第一主表面的轴线不对称；以及所述本体沟槽中的导电层。
根据一个实施例，一种包括第一主表面的半导体衬底中的半导体器件包括晶体管单元。所述晶体管单元包括：第一导电类型的漂移区；在所述漂移区与所述第一主表面之间的第二导电类型的本体区；延伸到所述漂移区中的在所述第一主表面处的有源沟槽；在所述有源沟槽的侧壁和底侧的栅极绝缘层；在所述有源沟槽中的栅极导电层；在所述本体区中的、邻近所述有源沟槽的所述第一导电类型的源极区。所述晶体管单元还包括：延伸到所述漂移区中的在所述第一主表面处的第一本体沟槽，所述本体沟槽与所述本体区和所述漂移区邻近；在所述本体沟槽的侧壁和底侧的绝缘层，所述绝缘层具有比所述栅极绝缘层的厚度更大的厚度；以及所述本体沟槽中的导电层。
根据另一个实施例，一种包括第一主表面的半导体衬底中的半导体器件包括晶体管单元。所述晶体管单元包括：第一导电类型的漂移区；在所述漂移区与所述第一主表面之间的第二导电类型的本体区；延伸到所述漂移区中的在所述第一主表面处的有源沟槽；在所述有源沟槽中的栅极导电层；以及在所述本体区中的邻近所述有源沟槽的所述第一导电类型的源极区。所述晶体管单元还包括：延伸到所述漂移区中的在所述第一主表面处的至少第一本体沟槽和第二本体沟槽，所述第一本体沟槽和所述第二本体沟槽与所述本体区和所述漂移区邻近；所述本体区中的邻近所述第一本体沟槽和所述第二本体沟槽中的至少一个的所述第一导电类型的另外的源极区，所述另外的源极区中的至少一个与源极端子断开连接；在所述第一本体沟槽和第二本体沟槽中的每一个的侧壁和底侧的绝缘层，以及在所述第一本体沟槽和第二本体沟槽中的每一个中的导电层。所述第一本体沟槽和所述第二本体沟槽中的至少一个不同于所述有源沟槽。
根据一个实施例，一种包括第一主表面的半导体衬底中的半导体器件包括晶体管单元。所述晶体管单元包括：第一导电类型的漂移区；在所述漂移区与所述第一主表面之间的第二导电类型的本体区；延伸到所述漂移区中的在所述第一主表面处的有源沟槽；设置在所述有源沟槽中的栅极导电层；以及在所述本体区中的邻近所述有源沟槽的所述第一导电类型的源极区。所述晶体管单元还包括：延伸到所述漂移区中的在所述第一主表面处的至少第一本体沟槽和第二本体沟槽，所述第一本体沟槽和所述第二本体沟槽与所述本体区和所述漂移区邻近；在所述第一本体沟槽和第二本体沟槽中的每一个的侧壁和底侧的绝缘层，以及在所述第一本体沟槽和第二本体沟槽中的每一个中的导电层。所述第一本体沟槽和所述第二本体沟槽彼此不同。
根据一个实施例，一种形成在包括第一主表面的半导体衬底中的半导体器件包括：第一导电类型的漂移区；第二导电类型的本体区，所述本体区被设置在所述漂移区与所述第一主表面之间；第一晶体管单元和第二晶体管单元。所述第一晶体管单元和所述第二晶体管单元中的每一个包括：在所述第一主表面处并且延伸到所述漂移区中的有源沟槽；设置在所述有源沟槽中的栅极导电层；以及邻近所述有源沟槽形成在所述本体区中的源极区。所述半导体器件还包括设置在所述第一晶体管单元和所述第二晶体管单元之间的本体沟槽，以及另外的源极区，所述本体沟槽形成在所述第一主表面中并且延伸到所述漂移区中。所述本体沟槽邻近所述本体区和所述漂移区。所述本体沟槽中的至少一个中的导电材料与栅极端子相连接，并且设置在所述本体沟槽之间的所述另外的源极区中的至少一个与源极端子断开连接。
附图说明
附图被包括以便提供对本发明的进一步理解，并且附图被结合到本说明书中并构成其一部分。附图图示了本发明的实施例并且连同描述一起用于解释本发明的原理。本发明的其他实施例以及本发明的许多预期优点将会被容易地认识到，因为通过参考下面的详细描述，它们会变得被更好地理解。附图的元件不必相对于彼此按照比例绘制。相似的附图标记指代对应的类似部分。
图1A和图1B图示根据一个实施例的半导体器件的横截面视图的示例；
图2A图示根据进一步的实施例的半导体器件的横截面视图；
图2B图示根据进一步的实施例的半导体器件的横截面视图；
图3A、3B和3C示出在图1和图2A中图示的实施例的仿真结果；
图4A和4B示出根据进一步的实施例的半导体器件的横截面视图；以及
图5A和图5B示出针对图4中所图示的半导体器件所得到的仿真结果。
具本体实施方式
在下面的详细描述中，对附图进行了参考，这些附图形成该详细描述的一部分，并且在附图中通过图示的方式示出可在其中施行本发明的具本体实施例。在这一点上，参考所描述的图的定向来使用比如“顶部”、“底部”、“正面”、“背面”、“前头”、“末尾”等的方向术语。因为可以以多个不同定向来定位本发明的实施例的组件，所以定向术语被用于图示的目的并且决不进行限制。应当理解，在不偏离权利要求所限定的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑的改变。
实施例的描述不进行限制。特别地，在下文中描述的实施例的元件可以与不同实施例的元件组合。
在下面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应当被理解成包括硅、绝缘本体上硅（SOI）、蓝宝石上硅（SOS）、掺杂的和非掺杂的半导体、由基底半导体基础支撑的硅外延层、以及其他半导体结构。半导体不需要是基于硅的。半导体也可以是硅锗、锗、或砷化镓。根据本申请的实施例，一般地，碳化硅（SiC）或氮化镓（GaN）是半导体衬底材料的另一个例子。根据一个实施例子，术语“半导体衬底”可以合适的半导体载本体，其包括外延半导体层。
如在本说明书中使用的术语“垂直的”意图描述被布置为垂直于半导体衬底或半导体本体的第一表面的定向。
如在本说明书中使用的术语“横向的”和“水平的”意图描述平行于半导体衬底或半导体本体的第一表面的定向。这可以是例如晶片或裸片的表面。
图和描述通过靠近掺杂类型“n”或“p”指示“-”或“+”来示出相对掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度更低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同“n”掺杂区可以具有相同或不同绝对掺杂浓度。在图和描述中，为了更好理解，通常掺杂部分被标示为“p”或“n”掺杂的。如应当清楚地理解的那样，该标示决不意图进行限制。掺杂类型可以是任意的，只要所描述的功能被实现即可。另外，在所有实施例中，可以调换掺杂类型。
如在本说明书中采用的那样，术语“耦合”和/或“电气耦合”不意在意指元件必须直接耦合在一起——可以在“耦合”或“电气耦合”的元件之间提供居间的元件。术语“电气连接”意图描述电气连接在一起的元件之间的低欧姆电连接。
如在本文中使用的那样，术语“具有”、“包含”、“包括”、“含有”等等是指示所声明的元件或特征的存在的开放式术语，但是不排除附加元件或特征。冠词“一”、“一个”和“所述”意图包括复数以及单数，除非上下文以其他方式清楚地指示。
图1A图示根据一个实施例的半导体器件的横截面视图。图1A中所示的半导体器件1000形成在半导体衬底100中并且包括第一主表面110和第二主表面150，第二主表面150与第一主表面110相对设置在半导体衬底的相对侧。第一导电类型的源极区140邻近第一主表面110设置。源极区140被形成在第二导电类型的本体区130中。漂移区域120被设置在半导体衬底的下部。漂移区域120可被掺杂有第一导电类型，并且例如包括较低杂质浓度（n-）的部分和较高杂质浓度（n+）的部分。第二导电型的背面区160邻近第二主表面150设置。
半导体器件1000包括如下晶体管单元，该晶体管单元包括漂移区域120、本体区130、源极区140和背面区160。该晶体管单元还包括形成在第一主表面110中并延伸到漂移区120的有源沟槽1100。介电层1130可以邻近有源沟槽1100的侧壁1110和底侧1120设置。另外，可以将导电材料1140设置在有源沟槽1100中。该晶体管单元还包括形成在第一主表面110中并且延伸到漂移区120的本体沟槽1200。本体沟槽1200跨本体区130延伸到漂移区120。本体沟槽1200邻近本体区130和漂移区120。绝缘层1250邻近本体沟槽1200的侧壁1210、1230设置并且设置在本体沟槽1200的底侧1240。另外，导电层1260被设置在本体沟槽1200中。可以设置绝缘层1250从而将导电层1260与衬底材料绝缘。如图1A所示，几个或多个晶体管单元可以彼此邻近地设置。晶体管单元可以彼此并联连接以形成晶体管单元阵列。
绝缘层1250相对于轴线A是不对称的，轴线A相对于第一主表面110垂直延伸并且被设置在本体沟槽1200的中间位置或中心。根据一个实施例，此特征可能意味着绝缘层1250具有相对于轴线A不对称的形状。例如，如图1A所示，绝缘层1250在本体沟槽1200的右侧具有和在本体沟槽的左侧不同的形状。因此，绝缘层1250相对于中间轴线A具有不对称的形状，该中间轴线A相对于主表面垂直延伸并且被设置在本体沟槽的中间位置。中间轴线形成垂直于连接有源沟槽1100和本体沟槽1200的线进行延伸的平面。例如，绝缘层1250可以在沟槽的右侧具有比在左侧更大的厚度。更具体地，在靠近有源沟槽1100的位置，介电层1250的层厚度相对于远离有源沟槽1100的一侧减小。根据进一步的实施例，绝缘层相对于中间轴线不对称可能意味着本体沟槽1200具有不对称的形状。例如，本体沟槽1200的邻近有源沟槽1100的一侧与本体沟槽的远离有源沟槽1100的一侧相比可能延伸到更小的深度。
如图1A所示，在沟槽的底侧1240，介电层1250可以具有阶梯状形状，使得介电层1250的厚度从靠近有源沟槽1100的位置到远离有源沟槽1100的位置而增加。根据一个实施例，介电层1250的厚度可以在面向有源沟槽1100的一侧约100nm并且可以在远离有源沟槽1100的一侧约300nm。
本体沟槽1200可以具有宽度w1和深度d1。本体沟槽1200的宽度w1可以与栅极沟槽1100的宽度不同。例如，宽度w1可以比有源沟槽1100的宽度大。另外，沟槽1200的深度d1可以比有源沟槽1100的深度大。
根据进一步的实施例，绝缘层的非对称特征可能意味着，例如，绝缘层具有合成物，并且因此更靠近有源沟槽1100一侧上的介电常数不同于组合物并且因此不同于在远离有源沟道1100一侧上的介电常数。根据另一实施例，此特征可能意味着包括例如Cs或Al离子的固定电荷可以以非对称的方式设置在本体沟槽1200中。例如，固定电荷的数量或种类可以在邻近有源沟槽1100的侧壁和远离有源沟槽1100的侧壁之间有所不同。
源部140通过源极电极145连接至源极电势。背面电极180设置成与背面区160相接触。本体沟槽1200内的导电材料1260可以通过导电线170与源极电势相连。根据图1A中所示的实施例，本体区130可以连接到源极电势。任选地，本体接触区131可以设置在本体区和用于与源极电势连接的电极之间。本体接触区131可以重掺杂有第二导电类型。一个或两个源极区140a和140b可以被设置在本体沟槽的一侧或两侧。例如，在本体沟槽1200的左侧处的源极区140a可以与源极端子相连接。根据进一步的实例，在本体沟槽1200的右侧处的源极区140b可以与源极端子相连接。本体沟槽1200可以与有源沟槽相区分，由于被连接到设置在有源沟槽1100中的导电材料1140的端子与被连接到设置在本体沟槽1200中的导电材料1260的端子相比是不同的。
当将预定电压Vce施加在背面电极180和源极电极145之间，并且将预定电压Vg施加在栅极电极1140和源极电极145之间时，即，当栅极导通时，在本体区130中在邻近栅极电极1140的部分处形成导电沟道。当形成导电沟道时，电子从源极区140向漂移区120流动。电子引起背面区160和漂移区120之间的正向偏压，并且空穴经由背面区160、和可选地n+层从背面电极移动进入漂移区120。这由于电导率调制而导致漂移区120的电阻极大地减小，增加了IGBT的电流容量。这时在背面电极180和IGBT的源极电极145之间的电压降被称为导通状态电压（Vce(sat)）。
当栅极被关端时，即栅极电极1140和源极区140之间的栅极电压Vge被减小到零或反向偏置，则没有如形成在本体区130中的沟道区。因此，电子的从源极区140的流动停止。此后，在漂移区120中累积的电子和空穴分别移动到背面区160和源极区140，或者进行重组消失。
一般来说，在IGBT的导通电阻和击穿电压之间存在折中。该导通电阻主要是由漂移区120的电阻确定。
在图1A所示的半导体器件中，栅极反馈可能由于其中绝缘层具有非对称形状的特定的本体沟槽1200的存在而降低。结果，最大电流梯度dIc/dt可以通过设置相应的栅极电阻来更好地控制。
图1B图示根据进一步的实施例的半导体器件。如图所示，图1B中图示的实施例的半导体器件1000与在图1A中图示的半导体器件相似。另外，图1B的半导体器件1000包括第二本体沟槽1300和第三本体沟槽1400。本体沟槽1300和1400被形成在半导体衬底100的第一主表面110中。例如，第二本体沟槽1300可以延伸到深度d2，并且可以具有宽度w2。根据一个实施例，d2可以与d1不同，例如，d2可以大于d1。此外，w2可以与w1不同，例如，w2可以大于w1。介质层1340邻近第二沟槽1300的侧壁1310、1320和底侧1330进行设置。另外，第二本体沟槽1300可以填充有导电材料1350。例如，介电层1340可具有均匀的形状。换句话说，第二介电层1340的厚度可以在第一侧壁1310、在第二侧壁1320、以在底侧1330处相等。根据进一步的实施例，介电层1340的厚度可以在第二本体沟槽1300的各个壁处不同。
第三本体沟槽1400还包括介电层1440和导电层1450。例如，介电层1440可以是均匀的，并且可以在每个侧壁1410、1420处以及在底侧1430处具有相同的厚度。可替换地，介电层1440的厚度可以是可变的。在第一本体沟槽1200和第二本体沟槽1300之间的距离s1可以与第二本体沟槽1300和第三本体沟槽1400之间的距离s2不同。根据进一步的实施例，s1可以等于s2。根据一个实施例，本体沟槽1300和1400的导电填充物可以与源极电势或栅极电势相连接。另外，一些本体沟槽的导电填充物可以被连接到源极电势，其它的被连接到所述栅极极电势。例如，如图1B中所示，第二本体沟槽1300的导电填充物1350可以与源极电势相连接，而第三本体沟槽1400中的导电填充物1450可以与栅极极电势相连接。
根据图1B的实施例，除了具有如以上关于图1A所述的结构的第一本体沟槽，可以将另外的本体沟槽1300、1400设置在第一主表面110中。晶体管单元可以仅包括第二本体沟槽或包括数目大于3的沟槽。被设置在第一本体沟槽1200的左侧上的源极区140a可以与源极端子相连接。邻近第二和另外的本体沟槽设置的源极区140可以不与源极端子相连接。根据一个实施例，第二和另外的本体沟槽1300、1400通过的以下特征与有源沟槽1100相区分，邻近第二和另外的本体区1300、1400的源极区不与源极端子相连接，从而第二和另外的本体沟槽是“无源的”沟槽。根据进一步的实施例，例如，第一和第二本体沟槽1200、1300与有源沟槽1100相区分，因为有源沟槽1100内的导电材料1140与栅极端子相连接，而第一沟槽1200内的导电材料1260和第二沟槽1300内的导电材料1350与源极端子相连接。根据一个实施例，任意本体沟槽之间的本体区130可以与源极端子连接，例如，利用另外的本体接触区131。
根据一个实施例，第二、第三和可选地另外的本体沟槽可以具有和第一本体沟槽相似的结构。根据该实施例，仅在第二、第三和可选地另外的本体沟槽的绝缘层与第一本体沟槽的绝缘层不同。根据该实施例中，第二、第三和可选地另外的本体沟槽的绝缘层可以具有相同的形状。
根据一个实施例，第一本体沟槽1200中的绝缘层的在邻近有源沟槽1100的侧壁1210上的第一厚度不同于第一本体沟槽1200中的绝缘层的在远离有源沟槽1100的侧壁1230上的第二厚度。第一厚度近似等于栅极绝缘层1130的厚度，而第二厚度近似等于附加本体沟槽1300、1400中的绝缘层1340、1440的厚度。
根据进一步的实施例，第二、第三和可选地另外的本体沟槽可以具有和第一本体沟槽的结构不同的结构，或者可以具有互不相同的结构。根据图1B中所示的实施例，半导体器件中的栅极反馈可以进一步增加。结果，最大电流梯度dIc/dt可以通过设置相应的栅极电阻来更好地控制。虽然在图1B中未具本体示出，几个或多个晶体管单元可以以如图1A中的方式彼此相邻地设置。晶体管单元可以彼此并联连接以形成晶体管单元阵列。
如图2A所示，根据一个实施例的栅极电势绝缘栅双极晶体管（IGBT）或半导体器件2000包括晶体管单元，并且晶体管单元包括第一导电类型的漂移区120、第二导电类型的本体区130，本体区130被设置在漂移区120与第一主表面110之间。晶体管单元包括形成在第一主表面110中并且延伸到漂移区120的有源沟槽2100，栅极导电层1140被设置在有源沟槽2100中。晶体管单元还包括邻近有源沟槽2100形成在本体区域130中的第一导电类型的源极区140。晶体管单元还至少包括形成在第一主表面110并且延伸至漂移区120的第一本体沟槽2200和第二本体沟槽2300以及任选的第三沟槽2400或甚至更多个本体沟槽。本体沟槽2200、2300邻近本体区130和漂移区120。源极区140a、140b可以以如在图1B中所示的方式邻近本体沟槽设置。根据一个实施方式，在相邻本体沟槽之间设置的源极区140b、140a中的至少一个与源极端子断开连接，并且相邻本体沟槽实现“无源”沟槽。
根据一个实施例，本体区130可以经由源接触部131与源极电势相连接。在本体沟槽2200、2300中的每一个的侧壁2210、2230、2310、2320处和底侧2240、2330处设置绝缘层2250、2340。在本体沟槽2200、2300中的每一个中设置导电层2260、2350。本体沟槽2200、2300中的绝缘层2250、2340可以将导电层2260、2350与邻近的本体区130和漂移区120绝缘。第一本体沟槽2200和第二本体沟槽2300中的至少一个不同于有源沟槽2100。
在本说明书的上下文中，术语“不同”意指第一本体沟槽2200和第二本体沟槽2300中的至少一个相对于形状、沟槽中的材料和电连接，不同于有源沟槽2100。例如，本体沟槽2200、2300中的至少一个的宽度w1、w2可以不同于有源沟槽2100的宽度。这一特征可能附加地或可替换地意味着第一本体沟槽2200和第二本体沟槽2300中的至少一个的深度d1、d2可以不同于有源沟槽2100的宽度。根据另外的实施例，这一特征可能意味着第一本体沟槽2200和第二本体沟槽2300的绝缘层2230、2340的厚度可以不同于有源沟槽内的介电层2130的厚度。根据又一个实施例，这一特征可能意味着第一本体沟槽和第二本体沟槽的介电层2250、2340具有合成物，并且因此介电常数不同于有源沟槽的介电层2130的介电常数。另外，第一本体沟槽2200和第二本体沟槽2300之间的距离s1可以不同于第二本体沟槽2300和第三本体沟槽2400之间的距离s2。此外，这一特征可能意味着各个沟槽的导电填充物可以与不同的电势相连接。例如，第一本体沟槽2200和第二本体沟槽2300的导电填充物2260、2350可以与源极电势相连接，并且第三本体沟槽2400内的导电层2450可以与栅极电势相连接。根据另一个实施例，这一特征可能意味着各个沟槽的横截面形状是不同的，该横截面在平行于衬底的第一主表面的平面中取得。
此外，介电层2250、2330、2430的在更靠近有源沟槽2100的侧壁2210、2310、2410处的、在远离有源沟槽2100的侧壁2230、2320、2420处的、以及在底侧2240、2330、2430处的厚度可以彼此相同或不同。另外，厚度t2,1、t2,2、t2,3可以等于第二本体沟槽的厚度t3,1、t3,2、t3,3以及可选地第三本体沟槽2400的厚度t4,1、t4,2、t4,3。
根据进一步的实施例，包括例如Cs或Al离子的固定电荷可以设置在任意的有源沟槽或本体沟槽中。例如，固定电荷的数量或种类可以在任意本体沟槽之间有所不同，或者可以在本体沟槽中的至少一个和有源沟槽之间有所不同。根据又一实施例，固定电荷可以以非对称的方式存在于本体沟槽或有源沟槽中。虽然在图2A中未具本体示出，但是半导体器件可以包括彼此相邻地设置的几个或多个所讨论的晶体管单元。例如，晶体管单元可以彼此并联连接以形成晶体管单元阵列。
根据一个实施例，半导体器件2000包括第一导电类型的漂移区120、在漂移区120与第一主表面110之间的第二导电类型的本体区130。半导体器件2000还包括在第一主表面110处的延伸进入漂移区120的有源沟槽2100、在有源沟槽2100的侧壁和底侧处的栅极绝缘层2130以及在有源沟槽2100中的栅极导电层2140。半导体器件2000还包括在本体区103中的邻近有源沟槽2100的第一导电类型的源极区140和在第一主表面处的延伸进入漂移区120的第一本体沟槽2200，本体沟槽2200邻近本体区130并且邻近漂移区120。在本体沟槽2200的侧壁和底侧处设置绝缘层2250，绝缘层2250具有比栅极绝缘层2130的厚度更大的厚度。另外，在本体沟槽2200中设置导电层2260。在本说明书的上下文中，术语“绝缘层具有更大的厚度”意指，例如，如果绝缘层具有均匀的层厚度，则例如在有源沟槽2100的底侧处或侧壁处测量的栅极绝缘层的任何厚度比绝缘层的厚度更小。如果绝缘层的厚度变化，例如，侧壁处的厚度不同于底侧处的厚度，则必须和绝缘层的相应部分进行比较。例如，在底侧，栅极绝缘层具有比绝缘层更小的厚度，并且侧壁处，栅极绝缘层具有比绝缘层更小的厚度。
图2B示出根据另外的实施例的半导体器件的横截面视图。在图2B中，相同的附图标记表示和图2A中相同的元件。对照在图2A中所示的实施例，本体沟槽2200、2300包括与源极端子相连接的导电材料2260、2350并且本体沟槽2200、2300可以是相同的。本体沟槽2400包括与栅极端子相连接的导电材料2450并且沟槽2400不同于其他本体沟槽。在本实施例的上下文中，术语“不同”具有如以上所定义的相同的含义。例如，与栅极端子相连接的本体沟槽2400可以具有比与源极端子相连接的本体沟槽2200、2300更深的深度。总之，根据本实施方式，与第一端子相连接的本体沟槽是相同的，并且与第二端子相连接的本体沟槽不同于与第一端子相连接的，不用于与第一端子相连接的本体沟槽。
图2A的半导体器件2000还包括和图1A和图1B中所示的半导体器件相似的组件，这些组件由相应的附图标记表示。
根据进一步的实施例，半导体器件包括晶体管单元，并且晶体管单元包括第一导电类型的漂移区120、第二导电类型的本体区130，本体区130被设置在漂移区120与第一主表面110之间。晶体管单元包括形成在第一主表面110中并且延伸到漂移区120的有源沟槽2100，栅极导电层1140被设置在有源沟槽2100中。晶体管单元还包括邻近有源沟槽2100形成在本体区130中的第一导电类型的源极区140。晶体管单元还至少包括形成在第一主表面110并且延伸至漂移区120的第一本体沟槽2200和第二本体沟槽2300以及任选的第三沟槽2400或甚至更多个本体沟槽。本体沟槽2200、2300邻近本体区130和漂移区120。绝缘层2250、2340被设置本体沟槽2200、2300中的每一个的侧壁2210、2230、2310、2320处和底侧2240、2330处。导电层2260、2350被设置在本体沟槽2200、2300中的每一个中。第一本体沟槽2200可以与第二本体沟槽2300不同。此外，第三本体沟槽2400与第一本体沟槽2200和第三本体沟槽2300中的至少一个不同。例如，半导体器件2000可以是绝缘栅双极晶体管（IGBT）。
在本实施例的上下文中所使用的特征“不同”具有如上所述的相同含义。
示例1
针对这样的IGBT执行仿真，该IGBT被设计用于经受1200V的电压并且在其中有源沟槽中的介电层（SiO2）的厚度为100nm，而第一、第二和第三本体沟槽的介电层（SiO2）的厚度为300nm。针对0V的栅极电压和源极电极145与背面电极180之间的电压Vce=600V确定了等电势线。源极区140和漂移区120是n掺杂的,而本体区130和背面区160是p掺杂的。第一、第二和第三本体沟槽2200、2300、2400的导电层2260、2350、1450与源极电势（0V）相连接。根据该实施例的IGBT中的等电势线的分布表明，由于本体沟槽中更厚的氧化物层，所以本沟槽之间的电势漂移到更正的值。
因此，相比参考示例中的IGBT，实现了栅极反馈的增加。增加的栅极反馈导致的改进的电气特性，其将在下文讨论。根据该参考示例，在第一、第二和第三本体沟槽中的每个本体沟槽中的氧化硅层的厚度等于有源沟槽中的氧化硅层的厚度，例如100nm。根据该参考示例的IGBT的进一步的结构类似于示例1的IGBT的结构，除了本体沟槽中的介电层的厚度之外。
图3A在左侧轴线上图示依赖于关断能量Eoff的在背面电极180和源极电极145之间的最大过电压Vce,max。不同点表示在0和200Ohm之间的不同栅极电阻率处确定的过电压。背面电极180和源极电极145之间的最大过电压Vce,max是针对最大的背面电极电流梯度dIc/dt的度量，其中实线曲线1）表示根据示例1的IGBT的特性，而实线曲线2）表示根据比较性示例的IGBT的特性。通过曲线1）和曲线2）的比较可以看出，电压尖峰在曲线2）中出现，而曲线1）中没有电压尖峰。
图3A的右侧轴线表示作为关断能量Eoff的函数的当关断时的仿真电压的陡度（dVce/dt）。以和图3A类似的方式，不同点表示在0和200Ohm之间的不同栅极电阻率处确定的过电压。通过虚线的曲线1）和曲线2）的比较可以看出，电压尖峰在曲线2）中出现，使用示例1的IGBT结构与根据比较性示例相比可以更好地调节电流梯度。
图3B图示针对第一、第二和第三本体沟槽内的氧化硅的不同厚度的取决于栅极电阻的Vce,max的仿真结果。在图3B中，曲线1）表示针对本体沟槽中的绝缘层的厚度为500nm的结果，曲线2）表示针对本体沟槽中的绝缘层的厚度为400nm的结果，曲线3）表示针对本体沟槽中的绝缘层的厚度为200nm的结果，曲线4）表示针对本体沟槽中的绝缘层的厚度为100nm的结果。由图3B可见，可以通过调节本体沟槽内的氧化物层的厚度来调节IGBT的过电压。
图3C示出针对具有本体沟槽中的氧化物层的不同厚度的IGBT的作为栅极电阻的函数的当关断时的dVce/dt的另一个仿真。曲线1）表示针对本体沟槽中的绝缘层的厚度为500nm的结果，曲线2）表示针对本体沟槽中的绝缘层的厚度为400nm的结果，曲线3）表示针对本体沟槽中的绝缘层的厚度为200nm的结果，曲线4）表示针对本体沟槽中的绝缘层的厚度为100nm的结果。由图3C可见，可以通过增加本体沟槽内的氧化物层的厚度来将背面电极180和源极电极145之间的过电压更好地调节在低栅极电阻。
图4A示出根据进一步的实施例的半导体器件。根据图4A所示的实施例的半导体器件4000被形成在包括第一主表面110和第二主表面150的衬底100中，第二主表面150和第一主表面110相对。半导体器件4000包括第一导电类型的漂移区120，第二导电类型的本体区130，本体区130设置在漂移区120和第一主表面110之间。半导体器件4000附加地包括第一晶体管单元4500和第二晶体管单元4600。晶体管单元4500、4600中的每一个包括形成在第一主表面110中并且延伸到漂移区120的有源沟槽4100、4400。半导体晶体管单元4500、4600进一步包括第一导电类型的有源源极区140。栅极导电层4140、4440被设置在有源沟槽4100、4400中，并且有源源极区140被邻近有源沟槽4100、4400设置在本体区130中。半导体器件4000还包括设置在第一晶体管单元和第二晶体管单元之间的多个另外的栅极沟槽，并且第一导电类型的另外的源极区140邻近另外的栅极沟槽设置。虽然图4A仅示出了两个另外的栅极沟槽4200、4300，但另外的栅极沟槽的数目可以多于两个。
另外的栅极沟槽4200、4300和有源沟槽4100、4400与栅极电势相连接。另外的源极区140中的至少一个不与源极电势相连接。因此，半导体器件包括所谓的无源栅极沟槽4200、4300，在向栅极电极施加导通电压的情况下，在无源栅极沟槽4200、4300处不形成导电沟道。
由于在图4A中所示的具体结构，通过任意地将源接触4750、4850中任一个与源极电势相连接，半导体器件4000的沟道宽度可以被改变，并且因此，半导体器件的特性可以被调节。根据一个实施例，沟槽4200、4300和4400可以彼此相同，并且与有源沟槽4100相同。根据进一步的实施例，沟槽4200、4300、和4400中的至少一个可以与其他沟槽不同并且与有源沟槽4100不同。在此上下文中，术语“不同”具有如上所述的相同含义。
图4B示出的半导体器件的又一实施例。半导体器件包括第一晶体管单元4500和第二晶体管单元4600。除了在图4A中所示的实施例之外，半导体器件4000还包括可以与源极电势相连接的至少一个本体沟槽4700。图4B的半导体器件的另外的组件类似于图4A的半导体器件的相应组件。因此，第一晶体管单元4500和第二晶体管单元4600中的每一个包括形成在第一主表面中并且延伸到漂移区120的有源沟槽4100、4400。栅极导电层4140、4440被设置在有源沟槽4100、4400中，并且源极区140邻近有源沟槽4100、4400形成在本体区130中。半导体器件4000还包括设置在第一晶体管单元4500和第二晶体管单元4600之间的第一本体沟槽4200和第二本体沟槽4700，第一本体沟槽4200和第二本体沟槽4700被形成在第一主表面110中并且延伸到漂移区120中。可选择地，另外的本体沟槽4300可以设置在第一晶体管单元4500和第二晶体管单元4600之间。本体沟槽4200、4300、4700邻近本体区130和漂移区120。沟槽4200、4300、4700中的每一个中的导电材料4260、4350、4740利用导电材料4250、4340、4730与邻近的半导体材料相绝缘。第一本体沟槽4200与源极电势相连接，而第二本体沟槽4700与栅极电势相连接。根据实施例，接触4270、4370、4470、4570中的一些或全部可以与源极电势相连接。另外，接触4270、4370、4470、4570可以被布置成以便接触相应的本体接触131并且可选地、附加的源极区。因此，晶体管的有效沟道宽度可以进一步被影响。
根据一个实施例，与其他本体沟槽相比更远离有源沟槽4100的本体沟槽与栅极电势相连接，而靠近有源沟槽设置的那些本体沟槽与源极电势相连接。这样，向栅极电势的电流反馈可以被进一步减少，这是因为在对应于沟槽底部的深度的深度处的横向电流流动集中在有源栅极沟槽附件并且主要在保持在源极电势的本体沟槽之下流动。
本体沟槽4200、4300和4700可以彼此相同，并且可以与有源沟槽4100相同。根据进一步的实施例，本体沟槽4200、4300和4700可以彼此相同，并且可以与有源沟槽4100不同。另外，本体沟槽4200、4300和4700中的至少一个可以与其他本体沟槽不同。例如，与栅极端子相连接的本体沟槽4700可以和与源极端子相连接的本体沟槽4200、4300不同。例如，本体沟槽4700可以延伸至比其他本体沟槽4200、4300更深的深度。本体沟槽4700可以与有源沟槽4100相同或不同。在此上下文中，术语“不同”具有如上所述的相同含义。
根据在图4A和4B中所图示的实施例，形成在半导体衬底100的半导体器件4000包括第一主表面110，并且包括第一导电类型的漂移区120，第二导电类型的本体区130，本体区130设置在漂移区120和第一主表面110之间，第一晶体管单元4500和第二晶体管单元4600，第一晶体管单元4500和第二晶体管单元4600中的每一个包括第一主表面110处的并且延伸到漂移区120中的有源沟槽4100、4400、设置在有源沟槽4100、4400中的栅极导电层4140、4440、以及邻近有源沟槽4100、4400形成在本体区130中的源极区140。半导体器件还包括设置在第一晶体管单元4500和第二晶体管单元4600之间的本体沟槽4200、43004700和另外的源极区140，本体沟槽4200、4300和4700形成在第一主表面110中并且延伸到漂移区120，本体沟槽4200、4300和4700邻近本体区130和漂移区120。本体沟槽4200、4300和4700中的至少一个中的导电材料与栅极端子相连接，并且设置在本体沟槽之间的另外的源极区140中的至少一个与源极端子断开连接。
示例2
根据示例2的半导体器件包括晶体管单元，该晶体管单元包括第一、第二和第三本体沟槽，从而六个本体沟槽设置在两个有源沟槽之间。第一和第二本体沟槽被保持在源极电势，并且第三本体沟槽被保持在栅极电势。根据参考示例，第一、第二和第三本体沟槽被保持在源极电势。
图5A和图5B示出根据示例2的IGBT与参考示例相比的仿真结果。图5A示出作为外部栅极电阻的函数的导致背面电极180和源极电极145之间的最大过电压Vce,max的最大电流梯度dIc/dt。由相比于曲线2）的示例2的仿真结果的曲线1）可见，1）关于最大dIc/dt能够更好地进行控制。
图5B示出作为栅极电阻的函数的在关断期间的最大电压陡度dVce/dt。如可以从图5B所认识的，通过相比于参考示例（曲线2）根据示例2（曲线1）调节栅极电阻可以更好地调节电压梯度。
因此，当使用根据实施例的IGBT时，通过调节栅极电阻，可以根据具体需要调节IGBT的开关行为而不改变沟道长度。
如已经示出的，根据实施例，可以通过设置对应栅极电阻来更好地调节电流梯度和电压梯度。结果，有可能通过设置与栅极电极连接的串联电阻的对应值而将半导体器件的开关行为适配到具体应用的具体需要。
所示出的半导体器件或IGBT的横截面视图仅图示IGBT单元阵列的一部分。作为示例，IGBT单元的几何形状可以是条状形式，包括在垂直于所描绘的横截面视图平面的方向上彼此平行延伸的若干沟槽。根据进一步的实施例，沟槽可以形成不同的图案。
虽然上文已经描述了本发明的实施例，但是显然可以实现另外的实施例。例如，另外的实施例可以包括在权利要求书中记载的特征的任何子组合或者在上文给定的示例中描述的元件的任何子组合。因此，所附权利要求的这一精神和范围不应限于本文中包含的实施例的描述。

Claims (26)

1.一种在包括第一主表面的半导体衬底中的半导体器件，包括晶体管单元，包括： 
第一导电类型的漂移区； 
在所述漂移区与所述第一主表面之间的第二导电类型的本体区； 
延伸到所述漂移区中的在所述第一主表面处的有源沟槽； 
在所述有源沟槽的侧壁和底侧的栅极绝缘层； 
在所述有源沟槽中的栅极导电层； 
在所述本体区中的、并且邻近所述有源沟槽的所述第一导电类型的源极区； 
延伸到所述漂移区中的在所述第一主表面处的本体沟槽，所述本体沟槽邻近所述本体区并且邻近所述漂移区； 
在所述本体沟槽的侧壁和底侧的绝缘层，所述绝缘层相对于在所述本体沟槽的中心垂直于所述第一主表面的轴线不对称；以及 
所述本体沟槽中的导电层。 
2.根据权利要求1所述的半导体器件，其中所述本体沟槽中的邻近所述有源沟槽的侧壁上的所述绝缘层的厚度不同于远离所述有源沟槽的侧壁上的所述绝缘层的厚度。 
3.根据权利要求1所述的半导体器件，其中所述本体沟槽中的邻近所述有源沟槽的侧壁处的所述绝缘层的合成物不同于远离所述有源沟槽的侧壁处的所述绝缘层的合成物。 
4.根据权利要求1所述的半导体器件，进一步包括附加的本体沟槽，所述附加的本体沟槽不同于所述有源沟槽。 
5.根据权利要求4所述的半导体器件，其中： 
绝缘层被设置在所述附加的本体沟槽中的每一个中， 
设置在所述附加的本体沟槽中的绝缘层的厚度不同于所述栅极绝缘层的厚度。 
6.根据权利要求5所述的半导体器件，其中所述本体沟槽之一 中的邻近所述有源沟槽的侧壁处的绝缘层的第一厚度不同于远离所述有源沟槽的侧壁处的绝缘层的第二厚度，所述第一厚度近似等于所述栅极绝缘层的厚度，并且所述第二厚度近似等于所述附加的本体沟槽中的所述绝缘层的厚度。 
7.根据权利要求4所述的半导体器件，其中： 
所述栅极导电层与栅极端子相连接，并且 
导电填充物被设置在所述附加的本体沟槽中的至少一个中，所述附加的本体沟槽中的至少一个中的所述导电填充物与所述栅极端子相连接。 
8.根据权利要求4所述的半导体器件，其中导电填充物被设置在所述附加的本体沟槽中的至少一个中，所述附加的本体沟槽中的至少一个中的所述导电填充物与所述源极端子相连接。 
9.一种在包括第一主表面的半导体衬底中的半导体器件，包括晶体管单元，包括： 
第一导电类型的漂移区； 
在所述漂移区与所述第一主表面之间的第二导电类型的本体区； 
延伸到所述漂移区中的在所述第一主表面处的有源沟槽； 
在所述有源沟槽的侧壁和底侧的栅极绝缘层； 
在所述有源沟槽中的栅极导电层； 
在所述本体区中的、邻近所述有源沟槽的所述第一导电类型的源极区； 
延伸到所述漂移区中的在所述第一主表面处的第一本体沟槽，所述本体沟槽邻近所述本体区并且邻近所述漂移区； 
在所述本体沟槽的侧壁和底侧的绝缘层，所述绝缘层具有比所述栅极绝缘层的厚度更大的厚度；以及 
所述本体沟槽中的导电层。 
10.根据权利要求9所述的半导体器件，其中，所述半导体器件是绝缘栅双极晶体管（IGBT）。 
11.一种包括第一主表面的半导体衬底中的半导体器件，包括晶 体管单元，包括： 
第一导电类型的漂移区； 
在所述漂移区与所述第一主表面之间的第二导电类型的本体区； 
延伸到所述漂移区中的在所述第一主表面处的有源沟槽； 
在所述有源沟槽中的栅极导电层； 
在所述本体区中的邻近所述有源沟槽的所述第一导电类型的源极区； 
延伸到所述漂移区中的在所述第一主表面处的至少第一本体沟槽和第二本体沟槽，所述第一本体沟槽和所述第二本体沟槽邻近所述本体区并且邻近所述漂移区； 
在所述本体区中的邻近所述第一本体沟槽和所述第二本体沟槽中的至少一个的所述第一导电类型的另外的源极区，所述另外的源极区中的至少一个与源极端子断开连接； 
在所述第一本体沟槽和第二本体沟槽中的每一个的侧壁和底侧的绝缘层，以及 
在所述第一本体沟槽和第二本体沟槽中的每一个中的导电层， 
其中所述第一本体沟槽和所述第二本体沟槽中的至少一个不同于所述有源沟槽。 
12.根据权利要求11所述的半导体器件，其中栅极绝缘层被设置在所述有源沟槽中，所述栅极绝缘层具有不同于所述第一本体沟槽和第二本体沟槽中的任一个的所述绝缘层的厚度的厚度。 
13.根据权利要求12所述的半导体器件，其中所述第一本体沟槽的所述绝缘层的厚度等于所述第二本体沟槽的所述绝缘层的厚度，并且所述栅极绝缘层的厚度不同于所述第一本体沟槽和第二本体沟槽的所述绝缘层的厚度。 
14.根据权利要求11所述的半导体器件，其中： 
所述栅极导电层与栅极端子相连接，并且 
导电性填充物被设置在所述第一本体沟槽和第二本体沟槽中的至少一个中，所述第一本体沟槽和第二本体沟槽中的至少一个中的 所述导电填充物与所述栅极端子相连接。 
15.根据权利要求14所述的半导体器件，其中导电性填充物被设置在所述第一本体沟槽和第二本体沟槽中的至少一个中，所述第一本体沟槽和第二本体沟槽中的至少一个中的所述导电填充物与所述源极端子相连接。 
16.根据权利要求14所述的半导体器件，其中具有与所述栅极端子相连接的所述导电性填充物的所述本体沟槽延伸至比其它本体沟槽更深的深度。 
17.一种在包括第一主表面的半导体衬底中的半导体器件，包括晶体管单元，所述半导体器件包括： 
第一导电类型的漂移区； 
在所述漂移区与所述第一主表面之间的第二导电类型的本体区； 
延伸到所述漂移区中的在所述第一主表面处的有源沟槽； 
设置在所述有源沟槽中的栅极导电层； 
在所述本体区中的邻近所述有源沟槽的所述第一导电类型的源极区； 
延伸到所述漂移区中的在所述第一主表面处的至少第一本体沟槽和第二本体沟槽，所述第一本体沟槽和所述第二本体沟槽邻近所述本体区并且邻近所述漂移区； 
在所述第一本体沟槽和第二本体沟槽中的每一个的侧壁和底侧的绝缘层，以及 
在所述第一本体沟槽和第二本体沟槽中的每一个中的导电层， 
其中所述第一本体沟槽和所述第二本体沟槽彼此不同。 
18.根据权利要求17所述的半导体器件，其中所述第一本体沟槽的所述绝缘层的厚度不同于所述第二本体沟槽的所述绝缘层的厚度。 
19.根据权利要求17所述的半导体器件，其中： 
所述有源沟槽的所述栅极导电层连接到所述栅极端子， 
导电性填充物被设置在所述第一本体沟槽和第二本体沟槽中，所 述第一本体沟槽的所述导电填充物连接到源极端子，所述第二本体沟槽中的所述导电填充物连接到所述栅极端子。 
20.一种在包括第一主表面的半导体衬底中形成的半导体器件，包括： 
第一导电类型的漂移区； 
第二导电类型的本体区，所述本体区被设置在所述漂移区与所述第一主表面之间； 
第一晶体管单元和第二晶体管单元，所述第一晶体管单元和所述第二晶体管单元中的每一个包括： 
在所述第一主表面处并且延伸到所述漂移区中的有源沟槽； 
设置在所述有源沟槽中的栅极导电层；以及 
在所述本体区中邻近所述有源沟槽形成的源极区； 
所述半导体器件还包括设置在所述第一晶体管单元和所述第二晶体管单元之间的本体沟槽，以及另外的源极区，所述本体沟槽被形成在所述第一主表面中并且延伸到所述漂移区中，所述本体沟槽邻近所述本体区并且邻近所述漂移区，所述本体沟槽中的至少一个中的导电材料与栅极端子相连接，并且设置在所述本体沟槽之间的所述另外的源极区中的至少一个与源极端子断开连接。 
21.根据权利要求20所述的半导体器件，其中所述本体沟槽中的至少一个中的所述导电材料与所述源极端子相连接。 
22.根据权利要求21所述的半导体器件，其中所述本体沟槽中的另一个本体沟槽中的所述导电材料与所述栅极端子相连接。 
23.根据权利要求22所述的半导体器件，其中所述本体沟槽中的与所述源极端子相连接的本体沟槽与所述有源沟槽之间的距离小于所述本体沟槽中的与所述栅极端子相连接的本体沟槽与所述有源沟槽之间的距离。 
24.根据权利要求20所述的半导体器件，其中所有的所述本体沟槽中的所述导电材料与所述栅极端子相连接。 
25.根据权利要求20所述的半导体器件，其中所述本体沟槽中 的至少一个与所述有源沟槽不同。 
26.根据权利要求20所述的半导体衬底，进一步包括在所述有源沟槽的侧壁和底侧的栅极介电层，其中所述栅极介电层的厚度小于所述本体沟槽中的至少一个中的绝缘层的厚度。 
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702731A (zh) * 2014-12-12 2016-06-22 现代自动车株式会社 半导体器件及制造半导体器件的方法
CN106024875A (zh) * 2016-07-19 2016-10-12 东南大学 一种快关断绝缘体上硅横向绝缘栅双极型晶体管器件
CN109755298A (zh) * 2017-11-01 2019-05-14 苏州东微半导体有限公司 一种沟槽型igbt功率器件
CN111933690A (zh) * 2020-09-24 2020-11-13 江苏宏微科技股份有限公司 一种功率器件及其制作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312204B2 (en) * 2013-09-27 2016-04-12 Intel Corporation Methods of forming parallel wires of different metal materials through double patterning and fill techniques
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
US11257916B2 (en) * 2019-03-14 2022-02-22 Semiconductor Components Industries, Llc Electronic device having multi-thickness gate insulator
JP7016437B2 (ja) * 2021-02-25 2022-02-04 三菱電機株式会社 半導体スイッチング素子及びその製造方法
JP7393593B1 (ja) 2022-02-24 2023-12-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020185680A1 (en) * 2001-06-08 2002-12-12 Ralf Henninger Trench power semiconductor component
CN1447987A (zh) * 2000-06-23 2003-10-08 硅无线公司 功率mosfet及其形成和工作方法
US20090140327A1 (en) * 2007-12-03 2009-06-04 Takashi Hirao Semiconductor device and manufacturing method of the same
US20110037120A1 (en) * 2009-08-14 2011-02-17 Alpha & Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
US20130020635A1 (en) * 2011-07-19 2013-01-24 Alpha & Omega Semiconductor, Inc. Semiconductor device with field threshold MOSFET for high voltage termination

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325736B2 (ja) 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
DE19651108C2 (de) 1996-04-11 2000-11-23 Mitsubishi Electric Corp Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10203164B4 (de) * 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
US6818947B2 (en) * 2002-09-19 2004-11-16 Fairchild Semiconductor Corporation Buried gate-field termination structure
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7400014B2 (en) * 2004-04-20 2008-07-15 International Rectifier Corporation ACCUFET with schottky source contact
US20070004116A1 (en) * 2005-06-06 2007-01-04 M-Mos Semiconductor Sdn. Bhd. Trenched MOSFET termination with tungsten plug structures
US7943990B2 (en) * 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
DE102005052734B4 (de) * 2005-10-06 2012-02-23 Infineon Technologies Ag Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7612407B2 (en) * 2006-08-07 2009-11-03 Force-Mos Technology Corp. Ltd Trenched MOSFET device configuration with reduced mask processes
US8274109B2 (en) * 2007-12-26 2012-09-25 Infineon Technologies Ag Semiconductor device with dynamical avalanche breakdown characteristics and method for manufacturing a semiconductor device
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
US8354711B2 (en) * 2010-01-11 2013-01-15 Maxpower Semiconductor, Inc. Power MOSFET and its edge termination
JP5531700B2 (ja) * 2010-03-23 2014-06-25 トヨタ自動車株式会社 絶縁ゲートバイポーラトランジスタ
JP5891023B2 (ja) * 2011-12-07 2016-03-22 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
US9059256B2 (en) * 2012-09-13 2015-06-16 Infineon Technologies Ag Method for producing a controllable semiconductor component
US9231100B2 (en) * 2012-10-31 2016-01-05 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing a semiconductor device
US8853774B2 (en) 2012-11-30 2014-10-07 Infineon Technologies Ag Semiconductor device including trenches and method of manufacturing a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1447987A (zh) * 2000-06-23 2003-10-08 硅无线公司 功率mosfet及其形成和工作方法
US20020185680A1 (en) * 2001-06-08 2002-12-12 Ralf Henninger Trench power semiconductor component
US20090140327A1 (en) * 2007-12-03 2009-06-04 Takashi Hirao Semiconductor device and manufacturing method of the same
US20110037120A1 (en) * 2009-08-14 2011-02-17 Alpha & Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
US20130020635A1 (en) * 2011-07-19 2013-01-24 Alpha & Omega Semiconductor, Inc. Semiconductor device with field threshold MOSFET for high voltage termination

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702731A (zh) * 2014-12-12 2016-06-22 现代自动车株式会社 半导体器件及制造半导体器件的方法
CN106024875A (zh) * 2016-07-19 2016-10-12 东南大学 一种快关断绝缘体上硅横向绝缘栅双极型晶体管器件
CN106024875B (zh) * 2016-07-19 2019-02-05 东南大学 一种快关断绝缘体上硅横向绝缘栅双极型晶体管器件
CN109755298A (zh) * 2017-11-01 2019-05-14 苏州东微半导体有限公司 一种沟槽型igbt功率器件
CN109755298B (zh) * 2017-11-01 2020-10-16 苏州东微半导体有限公司 一种沟槽型igbt功率器件
CN111933690A (zh) * 2020-09-24 2020-11-13 江苏宏微科技股份有限公司 一种功率器件及其制作方法

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Publication number Publication date
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US9142655B2 (en) 2015-09-22
US20140264432A1 (en) 2014-09-18
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US20190319123A1 (en) 2019-10-17
US10680089B2 (en) 2020-06-09
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