CN104051257B - 用于集成电路设计的间隔蚀刻工艺 - Google Patents

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Abstract

一种形成目标图案的方法，该方法包括：在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。本发明还提供了用于集成电路设计的间隔蚀刻工艺。

Description

用于集成电路设计的间隔蚀刻工艺
本申请要求于2013年3月15日提交的标题为“用于集成电路设计的间隔蚀刻工艺(Spacer Etching Process for Integrated Circuit Design)”的美国临时申请第61/791,138号的优先权，其全部内容结合于此作为参考。本申请也将2013年5月13日提交的标题为“制造FinFET器件的方法(A Method of Fabricating A FinFET Device)”的美国专利申请第13/892,945号的内容结合于此作为参考。
技术领域
本发明总体涉及半导体技术领域，更具体地，涉及用于集成电路设计的间隔蚀刻工艺。
背景技术
半导体集成电路(IC)工业经历了指数式的增长。IC材料和设计中的技术进步已经产生了几代IC，其中每代都比前一代具有更小且更为复杂的电路。在IC的发展过程中，通常功能密度(即，每个芯片区域的互连器件的数量)增加而几何尺寸(即，使用制造工艺可以产生的最小部件(或线))减小。通常，这种按比例缩小工艺提供的优势包括增加生产效率和降低相关成本。但是这种按比例缩小工艺还增加了处理和制造IC的复杂性，为了实现这些进步，需要在IC处理和制造中的类似发展。
例如，间隔技术常用于形成芯轴，芯轴用于诸如鳍式场效应晶体管(FinFET)器件的器件中。通常，间隔技术用于在高级光刻中使曝光图案加倍。也就是说，与第一曝光图案相比，最终图案的间距减小至为仅一半。由于受光刻工艺的限制，难以获得较小的剪切部件。
并且在一些情况下，期望具有较大的工艺窗口。工艺窗口是指在光刻工艺中仍然可以在光刻胶层中产生期望的部件的聚焦和曝光设置的范围。
因此，需要的是这个领域的改进。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成用于集成电路的目标图案的方法，所述方法包括：在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在所述第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在所述第一材料层中形成多个第二沟槽；在所述多个第一沟槽和所述多个第二沟槽的侧壁上均形成间隔部件，所述间隔部件具有厚度；去除所述第一材料层；将所述间隔部件用作蚀刻掩模以蚀刻所述衬底；以及去除所述间隔部件；其中，所述目标图案形成为具有所述第一布局和所述第二布局。
根据上述方法，其中，部分所述多个第一沟槽与部分所述多个第二沟槽合并。
根据上述方法，其中，形成间隔部件的步骤产生用于所述目标图案的剪切部件，其中，部分沟槽的宽度小于所述间隔部件的厚度的两倍。
根据上述方法，其中，使用第一布局实施第一图案化工艺的步骤包括：在所述第一材料层上方形成第二材料层；在所述第二材料层上方形成光刻胶层；使用所述第一布局图案化所述光刻胶层从而产生光刻胶图案；以及将所述光刻胶图案转印至所述第一材料层；其中，第二材料不同于第一材料。
根据上述方法，其中，使用第一布局实施第一图案化工艺的步骤包括：在所述第一材料层上方形成第二材料层；在所述第二材料层上方形成光刻胶层；使用所述第一布局图案化所述光刻胶层从而产生光刻胶图案；以及将所述光刻胶图案转印至所述第一材料层；其中，第二材料不同于第一材料；所述第一材料包括氮化硅；所述第二材料层包括底层和中间层；所述底层包括底部抗反射涂覆聚合物材料；以及所述中间层包括含硅聚合物。
根据上述方法，其中，使用第一布局实施第一图案化工艺的步骤包括：在所述第一材料层上方形成第二材料层；在所述第二材料层上方形成光刻胶层；使用所述第一布局图案化所述光刻胶层从而产生光刻胶图案；以及将所述光刻胶图案转印至所述第一材料层；其中，第二材料不同于第一材料；将所述光刻胶图案转印至所述第一材料层的步骤包括：将所述光刻胶图案用作蚀刻掩模以蚀刻所述第二材料层，从而暴露所述第一材料层；去除所述光刻胶层；将所述第二材料层用作蚀刻掩模以蚀刻所述第一材料层，从而暴露所述衬底；以及去除所述第二材料层。
根据上述方法，其中，使用第二布局实施第二图案化工艺的步骤包括：在所述第一材料层上方形成第二材料层；在所述第二材料层上方形成第三材料层；在所述第三材料层上方形成光刻胶层；使用所述第二布局图案化所述光刻胶层，从而产生光刻胶图案；以及将所述光刻胶图案转印至所述第一材料层；其中：第二材料不同于第一材料；并且第三材料不同于第二材料。
根据上述方法，其中，使用第二布局实施第二图案化工艺的步骤包括：在所述第一材料层上方形成第二材料层；在所述第二材料层上方形成第三材料层；在所述第三材料层上方形成光刻胶层；使用所述第二布局图案化所述光刻胶层，从而产生光刻胶图案；以及将所述光刻胶图案转印至所述第一材料层；其中：第二材料不同于第一材料；并且第三材料不同于第二材料；所述第一材料包括氮化硅；所述第二材料包括底部抗反射涂覆聚合物材料；以及所述第三材料包括含硅聚合物。
根据上述方法，其中，使用第二布局实施第二图案化工艺的步骤包括：在所述第一材料层上方形成第二材料层；在所述第二材料层上方形成第三材料层；在所述第三材料层上方形成光刻胶层；使用所述第二布局图案化所述光刻胶层，从而产生光刻胶图案；以及将所述光刻胶图案转印至所述第一材料层；其中：第二材料不同于第一材料；并且第三材料不同于第二材料；将所述光刻胶图案转印至所述第一材料层的步骤包括：将所述光刻胶图案用作蚀刻掩模以蚀刻所述第三材料层，从而暴露所述第二材料层；去除所述光刻胶层；将图案化的所述第三材料层用作蚀刻掩模以蚀刻所述第二材料层，从而暴露所述第一材料层；去除所述第三材料层；将图案化的所述第二材料层用作蚀刻掩模以蚀刻所述第一材料层，从而暴露所述衬底；以及通过调整蚀刻工艺以选择性地去除所述第二材料而保留所述第一材料，从而去除所述第二材料层。
根据上述方法，其中，形成所述间隔部件的步骤包括：在所述第一材料层的上方及所述衬底上沉积间隔材料；以及对所述间隔材料应用各向异性蚀刻工艺。
根据上述方法，其中，形成所述间隔部件的步骤包括：在所述第一材料层的上方及所述衬底上沉积间隔材料；以及对所述间隔材料应用各向异性蚀刻工艺；所述间隔材料包括氮化钛；第一材料包括氮化硅；所述衬底包括位于极低k介电层上方的无氮抗反射涂层；以及所述无氮抗反射涂层包括选自由氧化硅、碳氧化硅和等离子体增强化学汽相沉积的氧化硅组成的组中的材料。
根据本发明的另一个方面，提供了一种在衬底上形成目标图案的方法，所述方法包括：在所述衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在所述第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在所述第一材料层中形成多个第二沟槽；在所述多个第一沟槽和所述多个第二沟槽的侧壁上均形成间隔部件，所述间隔部件具有厚度；去除所述第一材料层；在所述衬底上及通过所述间隔部件限定的开口内形成第二材料层；以及去除所述间隔部件；其中，所述目标图案形成为具有所述第一布局和所述第二布局。
根据上述方法，其中，形成第二材料层的步骤包括：通过旋涂形成所述第二材料层；以及选择性地回蚀刻所述第二材料层以暴露所述间隔部件。
根据上述方法，其中，形成第二材料层的步骤包括：通过沉积形成所述第二材料层；以及对所述第二材料层实施抛光工艺以暴露所述间隔部件。
根据上述方法，其中，部分所述多个第一沟槽与部分所述多个第二沟槽合并。
根据上述方法，其中，形成间隔部件的步骤产生用于所述目标图案的剪切部件，其中，部分沟槽的宽度小于所述间隔部件的厚度的两倍。
根据本发明的又一个方面，提供了一种形成目标图案的方法，所述方法包括：在衬底上沉积第一材料层；使用第一布局实施第一光刻图案化工艺以在所述第一材料层中形成多个第一沟槽；使用第二布局实施第二光刻图案化工艺以在所述第一材料层中形成多个第二沟槽；使用包括沉积和蚀刻的工艺在所述多个第一沟槽和所述多个第二沟槽的侧壁上均形成间隔部件，所述间隔部件具有厚度；通过蚀刻工艺去除所述第一材料层；将所述间隔部件用作蚀刻掩模以蚀刻所述衬底；以及使用蚀刻工艺或抛光工艺去除所述间隔部件；其中：所述目标图案形成为具有所述第一布局和所述第二布局；所述第一布局包括所述目标图案的第一子集；所述第二布局包括所述目标图案的第二子集和用于所述第一子集的剪切图案；以及所述剪切图案对应于部分所述第二布局，其中，所述第二布局的宽度小于所述间隔部件的厚度的两倍。
根据上述方法，其中，部分所述多个第一沟槽与部分所述多个第二沟槽合并。
根据上述方法，其中：间隔材料包括氮化钛；第一材料包括氮化硅；所述衬底包括位于层间介电层的上方的无氮抗反射涂层；以及所述无氮抗反射涂层使用选自由氧化硅、碳氧化硅和等离子体增强化学汽相沉积的氧化硅组成的组中的材料。
根据上述方法，其中：间隔材料包括氮化钛；第一材料包括氮化硅；所述衬底包括位于层间介电层的上方的无氮抗反射涂层；以及所述无氮抗反射涂层使用选自由氧化硅、碳氧化硅和等离子体增强化学汽相沉积的氧化硅组成的组中的材料；进一步包括，使用包括沉积工艺和抛光工艺的工艺在所述衬底的上方形成导线，其中：所述衬底的蚀刻包括蚀刻所述层间介电层，从而在所述层间介电层中形成沟槽；所述沉积工艺包括使用导电材料填充所述层间电介质中的所述沟槽；以及所述抛光工艺包括化学机械抛光工艺。
附图说明
当结合附图进行阅读时，从下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意增大或减小。
图1是用于实施一个或多个实施例的在衬底上形成目标图案的方法的流程图。
图2示出了具有目标部件202、204、206、208、210和212的目标图案200。图2还示出了通过剪切部件214从目标部件206上剪切的目标部件208。
图3a至图3c、图4a至图4b、图5a至图5b根据实施例示出了根据图1的方法形成目标图案200的操作。
图6a至图6e、图7a至图7c、图8a至图8c、图9a至图9e、图10a至图10e、图11a至图11g是根据实施例的根据图1的方法形成器件的顶视图和截面图。
图12a和图12b通过两个实施例示出了最小剪切部件。
具体实施方式
本发明提供了许多不同的实施例或者实例，用以实现本发明的不同特征。下面描述了部件和布置的具体实例以简化本发明。当然这些仅为实例而不旨在限制本发明。此外，本发明可在各个实例中重复参考数字和/或字母。该重复是为了简化和清楚的目的，并且其本身不表示所讨论的各个实施例和/或结构之间的关系。此外，在随后的说明书中，在第二工艺之前实施第一工艺可包括在第一工艺之后立即实施第二工艺的实施例，并且还可以包括在第一工艺和第二工艺之间可实施额外工艺的实施例。为了简化和清楚的目的，各个部件可任意地以不同的比例绘制。此外，在随后的说明书中，在第二部件上方或者上形成第一部件可以包括形成的第一部件与第二部件直接接触的实施例，并且也可以包括额外的部件可形成在第一部件和第二部件之间，从而使得第一部件和第二部件可不直接接触的实施例。
而且，为了便于描述，在此可使用诸如“之下”、“下面”、“下”、“之上”、以及“上”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间相对术语旨在包括在使用或操作中的器件的不同的方位。例如，如果翻转图中的器件，则描述为在其他元件或部件“下”或“之下”的元件将被定位为在其他元件或部件“之上”。因此，示例性术语“下面”可包括在之上和在之下的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间相对描述符可同样地作相应地解释。
现在参照图1，示出了用于形成目标图案的方法100的流程图。可以在方法100之前、之中和之后提供额外操作，并且对于方法的其他实施例，可替换、省略或者移动所描述的一些操作。方法100为实例，并且除了权利要求中的明确表述之外，方法100不旨在限制本发明。下面将进一步描述方法100。
图2是示出了包括多个目标部件202、204、206、208、210、212和剪切部件214的实例目标图案200的示意图。目标部件可为例如金属线。正如下面讨论的，将参照本发明的其他附图进一步描述该目标图案200。
参照图1和图3a，方法100开始于操作102，提供衬底218。衬底218包括一层或多层材料层。在实施例中，衬底包括半导体层、焊盘氧化物层以及氮化硅(SiN)层。在实施例中，衬底包括介电层、诸如极低k介电(ELK)层的层间介电层以及诸如无氮抗反射涂覆(NFARC)层的抗反射层。在一个实例中，NFARC层所使用的材料诸如氧化硅、碳氧化硅或等离子体增强化学汽相沉积的氧化硅。
方法100进行至操作104，在衬底218上形成硬掩模层220。硬掩模层220可包括一层或多层材料层，并且通过诸如沉积的步骤来形成硬掩模层220。在实施例中，硬掩模层220可包括通过热氧化形成的氧化硅。在实施例中，硬掩模层220可包括通过化学汽相沉积(CVD)形成的SiN。例如，可使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯甲硅烷(DCS或SiH2Cl2)、双叔丁胺基氨基硅烷(BTBAS或C8H22N2Si)以及乙硅烷(DS或Si2H6)的化学物质通过CVD来形成硬掩模层220。
参照图1和图3b，方法100进行至操作106，使用第一布局对硬掩模层220执行第一图案化工艺，从而如图3b中所示的在硬掩模层220中形成多个第一沟槽222a、222b、222c以及222d。第一图案化工艺包括光刻工艺和蚀刻工艺。在实施例中，使用光刻工艺将通过第一布局图案化的光刻胶层形成在硬掩模层220上，举例来说，该光刻工艺是诸如光刻胶涂布、软烘烤、曝光、曝光后烘烤(PEB)、显影以及硬烘烤。然后，穿过图案化的光刻胶层的开口蚀刻硬掩模层220，通过蚀刻工艺在硬掩模层220中形成多个沟槽222a、222b、222c以及222d。然后，使用诸如湿剥离或等离子体灰化的合适工艺去除图案化的光刻胶层。在一个实例中，蚀刻工艺包括应用干(或等离子体)蚀刻以去除图案化的光刻胶层的开口内的硬掩模层220。
参照图1和图3c，方法100进行至操作108，使用第二布局对硬掩模层220执行第二图案化工艺，从而如图3c中所示的在硬掩模层220中形成多个第二沟槽224a、224b、224c和224d。
在实施例中，第二图案化工艺开始于使用与硬掩模层220不同的一种或多种材料在硬掩模层220的上方形成材料层。例如，当硬掩模层220使用氧化硅或氮化硅时，材料层可使用底部抗反射涂层(BARC)或者旋涂玻璃(SOG)。第二图案化工艺进一步包括光刻工艺以及蚀刻工艺，从而在硬掩模层220中形成多个第二沟槽。在实施例中，使用光刻工艺将通过第二布局图案化的光刻胶层形成在材料层上。然后，穿过图案化的光刻胶层的开口蚀刻材料层和硬掩模层220，通过蚀刻工艺在硬掩模层220中形成多个沟槽。然后，使用诸如湿剥离或等离子体灰化的合适工艺去除图案化的光刻胶层。此后，使用合适的工艺去除材料层，诸如调整蚀刻工艺以选择性地去除材料层而保留硬掩模层220。
至此，通过执行方法100的操作106和108，第一多芯轴沟槽和第二多芯轴沟槽均形成在硬掩模层220上，并且可以合并部分第一多芯轴沟槽和部分第二多芯轴沟槽。
图4a示出了硬掩模层220中的合并的芯轴沟槽，包括芯轴沟槽226a、222b、226c和224d。通过合并在方法100的操作106中形成的芯轴沟槽222a和在方法100的操作108中形成的芯轴沟槽224a形成芯轴沟槽226a。通过合并在方法100的操作106中形成的芯轴沟槽222c和222d以及在方法100的操作108中形成的芯轴沟槽224b和224c形成芯轴沟槽226c。
参照图1和图4b，在硬掩模层中形成合并的芯轴沟槽之后，方法100进行至操作110，如图4b所示，在合并的芯轴沟槽内或其侧壁上形成间隔部件，诸如间隔部件228a、228b、228c、228d和228e。间隔部件具有厚度。间隔部件包括与硬掩模层220不同的一种或多种材料，诸如氮化钛(TiN)。额外地或者可选地，间隔部件可包括诸如氧化硅、氮化硅或氮氧化硅的介电材料。可通过包括沉积工艺和蚀刻工艺的各种工艺形成间隔部件。例如，沉积工艺包括CVD工艺或物理汽相沉积(PVD)工艺。例如，蚀刻工艺包括诸如等离子体蚀刻的各向异性蚀刻。其中芯轴沟槽的宽度等于或小于间隔部件的厚度的两倍，间隔部件在芯轴沟槽内合并。例如，参照图4b，在虚线框230内，间隔部件228c和228e适当地在芯轴沟槽内合并。
方法100进行至操作112，通过合适的工艺去除硬掩模层220，诸如调整蚀刻工艺以选择性地去除硬掩模层而保留间隔部件。
参照图1和图5a，方法100进行至操作114，如图5a所示，在衬底上以及在由间隔部件228a-228e限定的开口内形成材料层240。在实施例中，材料层沉积在间隔部件上方，然后通过诸如化学机械抛光(CMP)或回蚀刻的步骤部分地去除该材料层，从而露出间隔部件的顶面。在实施例中，材料层使用底部抗反射涂层(BARC)或旋涂玻璃(SOG)。
方法100进行至操作116，通过合适的工艺去除间隔部件，诸如调整蚀刻工艺以选择性地去除间隔部件而保留材料层240。其中合并的沟槽的宽度等于或小于间隔部件的厚度的两倍，在去除间隔部件之后形成剪切部件。图5b示出了间隔部件228a-228e的去除，在具有剪切部件214的衬底上保留期望的图案。
图6a至图11g示出了根据本发明的第二个实施例的用于在具有剪切部件的情况下的光刻间隔工艺的工艺流程。在图6a至图11g的每个图中，标注为“a”的图(例如，图6a)包括虚线，其用于限定标注为“b”“c”等图的截面图。
参照图6a至图6e，第一布局形成于硬掩模层308中以作为芯轴沟槽。在本实施例中，衬底包括介电层302，层间介电(ILD)层304以及无氮抗反射涂覆(NFARC)层306。硬掩模层308形成在NFARC层306上。形成用于图案化硬掩模层308的第一底部材料层310、第一中间材料层312以及第一光刻胶层314。在实施例中，ILD层304包括极低k介电(ELK)材料，NFARC层306包括的材料诸如氧化硅、碳氧化硅或等离子体增强化学汽相沉积的氧化硅，硬掩模层308包括氮化硅，底部材料包括底部抗反射涂布聚合物材料，以及中间材料包括含硅聚合物。
图6b、图6c示出了具有根据作为芯轴沟槽的第一布局图案化的光刻胶层314的器件。图6d、图6e示出了在穿过图案化的光刻胶层314的开口执行蚀刻以及去除层314、312和310之后，在硬掩模层308中形成多个第一沟槽的器件。
参照图7a至图7c，第二底部材料层320沉积在硬掩模层308的上方，第二中间材料层322沉积在第二底部材料层320的上方，并且根据作为芯轴沟槽的第二布局图案化第二光刻胶层324。穿过图案化的光刻胶层324的开口蚀刻层322、320以及308，从而在硬掩模层308中形成多个第二沟槽。
图8a至图8c示出了在穿过图7b和图7c中的图案化的光刻胶层324的开口蚀刻层322、320和308以及去除层324、322和320之后的硬掩模层308中的第一多芯轴沟槽和第二多芯轴沟槽的合并。
图9a至图9e示出了形成在合并的芯轴沟槽内或者其侧壁上的间隔部件。图9b、图9c示出了沉积在硬掩模层308上方以及NFARC层306上的间隔件材料330。在一个实例中，间隔件材料包括氮化钛。图9d、图9e示出了远离芯轴侧壁的水平表面处的间隔件材料330的去除(诸如通过各向异性蚀刻工艺)，从而在芯轴沟槽的侧壁上形成间隔部件。
图10a至图10e示出了硬掩模层308以及部分NFARC层306和部分ILD层304的去除，其中，将图9a至图9e中形成的间隔部件用作掩模。这可通过诸如各向异性蚀刻工艺的合适工艺完成。
图11a至图11g示出了形成在介电层302上的ILD层304中的期望的最终图案。图11b、图11c示出了间隔部件330以及NFARC层306的去除，仅在介电层302上保留图案化的ILD层304。这可通过对间隔材料和NFARC材料具有选择性的一个或两个蚀刻工艺来完成。图11d、图11e示出了沉积在图案化的ILD层304的上方的材料340。例如，材料340可为用于形成金属线的铜、钨或者硅化物。图11f、图11g示出了沉积材料340的平坦化以形成最终器件。这可通过蚀刻或化学机械抛光(CMP)工艺来完成。
因此，本发明提供了一种形成目标图案或器件的方法，包括：执行第一和第二光刻工艺以在硬掩模层中形成芯轴沟槽，然后实施间隔和蚀刻工艺。
虽然不旨在限制，但本发明的一个或多个实施例的优势为第二布局不仅可用作目标图案的主要部件或剪切部件，而且在适当的工艺方案之后第二布局可同时用作目标图案的主要部件和剪切部件。也就是说，第二布局可用作新的芯轴、第一布局的合并部分或者用于第一布局的剪切部件，以便实现所期望的用于光刻曝光的密度均一性。所期望的图案密度的均一性改进了光刻工艺窗口。因此，本发明对于形成较小的剪切部件是光刻友好的。此外，在执行方法100时，第二布局可在第一布局之前或之后使用以实现相同的结果。可将新工艺称为LLSE(光刻、间隔、蚀刻)。这种LLSE工艺具有传统的LELE工艺的优势，并且其具有制造较小剪切部件的能力。
图12a、图12b示出了本发明获得的在LELE工艺的基础上的一个改进。为了简化的目的，将在X方向上的部件的尺寸称为部件的宽度，并且将在Y方向上的部件的尺寸称为部件的长度。
现参照图12a，在LELE工艺中，通过剪切部件254将间隔件256内的芯轴线剪切为两个芯轴线250和252。芯轴线250的一端和芯轴线252的一端之间的距离255称为端对端(EtE)部件，其由剪切部件254的长度限制。由于剪切部件254的宽度受限于间隔件256的宽度，因此剪切部件254的最小长度受光刻工艺的限制。
现参照图12b，在本发明的实施例中，在第二光刻工艺中形成作为沟槽的剪切部件264，剪切部件264位于第一光刻工艺中形成的两个芯轴沟槽266和268的上方。目标部件262的一端和目标部件260的一端之间的距离265称为端对端(EtE)部件，其由剪切部件264的长度限制。将剪切部件264的宽度限制在两个芯轴沟槽266和268内。由于芯轴沟槽266和268的宽度基本上大于图12a的间隔件256的宽度，因此剪切部件264的宽度可基本上大于图12a的剪切部件254的宽度。因此，对于相同的光刻工艺而言，剪切部件264的长度可基本上小于剪切部件254的长度。因此，通过本发明的实施例实现了较小的EtE部件。
因此，本发明提供了形成目标图案的方法的实施例。该方法包括在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及此后去除间隔部件。从而形成具有第一布局和第二布局的目标图案。
本发明还提供了在衬底上形成目标图案的方法的另一实施例。该方法包括在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；在衬底上和由间隔部件限定的开口内形成第二材料层；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。
本发明提供了形成目标图案的方法的又一实施例。该方法包括：在衬底上沉积第一材料层；使用第一布局实施第一光刻图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二光刻图案化工艺以在第一材料层中形成多个第二沟槽；使用包括沉积和蚀刻的工艺在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；通过蚀刻工艺去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及此后使用蚀刻工艺和抛光工艺的中的一个去除间隔部件。从而形成具有第一布局和第二布局的目标图案；第一布局包括目标图案的第一子集；第二布局包括目标图案的第二子集以及用于第一子集的剪切图案；并且剪切图案对应于第二布局的一部分，其中，第二布局的宽度小于间隔部件的厚度的两倍。
上文概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或更改用于达到与本文所介绍的实施例具有相同的目的和/或实现相同优势的其他工艺和结构。本领域普通技术人员也应该意识到，这样的等同构造不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以作出各种变化、替换以及改变。

Claims (20)

1.一种形成用于集成电路的目标图案的方法，所述方法包括：
在衬底上形成第一材料层；
使用第一布局实施第一图案化工艺以在所述第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在所述第一材料层中形成多个第二沟槽；
在所述多个第一沟槽和所述多个第二沟槽的侧壁上均形成间隔部件，所述间隔部件具有厚度，其中，形成所述间隔部件的步骤产生用于所述目标图案的剪切部件，其中，部分沟槽的宽度小于所述间隔部件的厚度的两倍；
去除所述第一材料层；
将所述间隔部件用作蚀刻掩模以蚀刻所述衬底；以及
去除所述间隔部件；
其中，所述目标图案形成为具有所述第一布局和所述第二布局。
2.根据权利要求1所述的形成用于集成电路的目标图案的方法，其中，部分所述多个第一沟槽与部分所述多个第二沟槽合并。
3.根据权利要求1所述的形成用于集成电路的目标图案的方法，其中，使用第一布局实施第一图案化工艺的步骤包括：
在所述第一材料层上方形成第二材料层；
在所述第二材料层上方形成光刻胶层；
使用所述第一布局图案化所述光刻胶层从而产生光刻胶图案；以及
将所述光刻胶图案转印至所述第一材料层；
其中，第二材料不同于第一材料。
4.根据权利要求3所述的形成用于集成电路的目标图案的方法，其中：
所述第一材料包括氮化硅；
所述第二材料层包括底层和中间层；
所述底层包括底部抗反射涂覆聚合物材料；以及
所述中间层包括含硅聚合物。
5.根据权利要求3所述的形成用于集成电路的目标图案的方法，其中，将所述光刻胶图案转印至所述第一材料层的步骤包括：
将所述光刻胶图案用作蚀刻掩模以蚀刻所述第二材料层，从而暴露所述第一材料层；
去除所述光刻胶层；
将所述第二材料层用作蚀刻掩模以蚀刻所述第一材料层，从而暴露所述衬底；以及
去除所述第二材料层。
6.根据权利要求1所述的形成用于集成电路的目标图案的方法，其中，使用第二布局实施第二图案化工艺的步骤包括：
在所述第一材料层上方形成第二材料层；
在所述第二材料层上方形成第三材料层；
在所述第三材料层上方形成光刻胶层；
使用所述第二布局图案化所述光刻胶层，从而产生光刻胶图案；以及
将所述光刻胶图案转印至所述第一材料层；
其中：
第二材料不同于第一材料；并且
第三材料不同于第二材料。
7.根据权利要求6所述的形成用于集成电路的目标图案的方法，其中：
所述第一材料包括氮化硅；
所述第二材料包括底部抗反射涂覆聚合物材料；以及
所述第三材料包括含硅聚合物。
8.根据权利要求6所述的形成用于集成电路的目标图案的方法，其中，将所述光刻胶图案转印至所述第一材料层的步骤包括：
将所述光刻胶图案用作蚀刻掩模以蚀刻所述第三材料层，从而暴露所述第二材料层；
去除所述光刻胶层；
将图案化的所述第三材料层用作蚀刻掩模以蚀刻所述第二材料层，从而暴露所述第一材料层；
去除所述第三材料层；
将图案化的所述第二材料层用作蚀刻掩模以蚀刻所述第一材料层，从而暴露所述衬底；以及
通过调整蚀刻工艺以选择性地去除所述第二材料而保留所述第一材料，从而去除所述第二材料层。
9.根据权利要求1所述的形成用于集成电路的目标图案的方法，其中，形成所述间隔部件的步骤包括：
在所述第一材料层的上方及所述衬底上沉积间隔材料；以及
对所述间隔材料应用各向异性蚀刻工艺。
10.根据权利要求9所述的形成用于集成电路的目标图案的方法，其中：
所述间隔材料包括氮化钛；
第一材料包括氮化硅；
所述衬底包括位于极低k介电层上方的无氮抗反射涂层；以及
所述无氮抗反射涂层包括选自由氧化硅和碳氧化硅组成的组中的材料。
11.根据权利要求9所述的形成用于集成电路的目标图案的方法，其中：
所述间隔材料包括氮化钛；
第一材料包括氮化硅；
所述衬底包括位于极低k介电层上方的无氮抗反射涂层；以及
所述无氮抗反射涂层包括等离子体增强化学汽相沉积的氧化硅材料。
12.一种在衬底上形成目标图案的方法，所述方法包括：
在所述衬底上形成第一材料层；
使用第一布局实施第一图案化工艺以在所述第一材料层中形成多个第一沟槽；
使用第二布局实施第二图案化工艺以在所述第一材料层中形成多个第二沟槽；
在所述多个第一沟槽和所述多个第二沟槽的侧壁上均形成间隔部件，所述间隔部件具有厚度，其中，形成所述间隔部件的步骤产生用于所述目标图案的剪切部件，其中，部分沟槽的宽度小于所述间隔部件的厚度的两倍；
去除所述第一材料层；
在所述衬底上及通过所述间隔部件限定的开口内形成第二材料层；以及
去除所述间隔部件；
其中，所述目标图案形成为具有所述第一布局和所述第二布局。
13.根据权利要求12所述的在衬底上形成目标图案的方法，其中，形成第二材料层的步骤包括：
通过旋涂形成所述第二材料层；以及
选择性地回蚀刻所述第二材料层以暴露所述间隔部件。
14.根据权利要求12所述的在衬底上形成目标图案的方法，其中，形成第二材料层的步骤包括：
通过沉积形成所述第二材料层；以及
对所述第二材料层实施抛光工艺以暴露所述间隔部件。
15.根据权利要求12所述的在衬底上形成目标图案的方法，其中，部分所述多个第一沟槽与部分所述多个第二沟槽合并。
16.一种形成目标图案的方法，所述方法包括：
在衬底上沉积第一材料层；
使用第一布局实施第一光刻图案化工艺以在所述第一材料层中形成多个第一沟槽；
使用第二布局实施第二光刻图案化工艺以在所述第一材料层中形成多个第二沟槽；
使用包括沉积和蚀刻的工艺在所述多个第一沟槽和所述多个第二沟槽的侧壁上均形成间隔部件，所述间隔部件具有厚度；
通过蚀刻工艺去除所述第一材料层；
将所述间隔部件用作蚀刻掩模以蚀刻所述衬底；以及
使用蚀刻工艺或抛光工艺去除所述间隔部件；
其中：
所述目标图案形成为具有所述第一布局和所述第二布局；
所述第一布局包括所述目标图案的第一子集；
所述第二布局包括所述目标图案的第二子集和用于所述第一子集的剪切图案；以及
所述剪切图案对应于部分所述第二布局，其中，所述第二布局的宽度小于所述间隔部件的厚度的两倍。
17.根据权利要求16所述的形成目标图案的方法，其中，部分所述多个第一沟槽与部分所述多个第二沟槽合并。
18.根据权利要求16所述的形成目标图案的方法，其中：
间隔材料包括氮化钛；
第一材料包括氮化硅；
所述衬底包括位于层间介电层的上方的无氮抗反射涂层；以及
所述无氮抗反射涂层使用选自由氧化硅和碳氧化硅组成的组中的材料。
19.根据权利要求16所述的形成目标图案的方法，其中：
间隔材料包括氮化钛；
第一材料包括氮化硅；
所述衬底包括位于层间介电层的上方的无氮抗反射涂层；以及
所述无氮抗反射涂层使用等离子体增强化学汽相沉积的氧化硅材料。
20.根据权利要求18所述的形成目标图案的方法，进一步包括，使用包括沉积工艺和抛光工艺的工艺在所述衬底的上方形成导线，其中：
所述衬底的蚀刻包括蚀刻所述层间介电层，从而在所述层间介电层中形成沟槽；
所述沉积工艺包括使用导电材料填充所述层间电介质中的所述沟槽；以及
所述抛光工艺包括化学机械抛光工艺。
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US201361791138P 2013-03-15 2013-03-15
US61/791,138 2013-03-15
US14/081,345 2013-11-15
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US (4) US9153478B2 (zh)
CN (1) CN104051257B (zh)

Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252021B2 (en) 2012-02-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9099400B2 (en) * 2013-09-30 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device manufacturing methods
US9929153B2 (en) 2013-10-18 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9034723B1 (en) 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9293341B2 (en) 2014-03-13 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9245763B2 (en) 2014-03-13 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US10163652B2 (en) 2014-03-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9761436B2 (en) 2014-06-30 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9941139B2 (en) 2014-09-10 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9431381B2 (en) 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of processing cutting layout and example switching circuit
US9472414B2 (en) 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned multiple spacer patterning process
US9449880B1 (en) 2015-02-26 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin patterning methods for increased process margin
US9418868B1 (en) 2015-03-13 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with reduced trench distortions
US9703918B2 (en) 2015-03-16 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Two-dimensional process window improvement
US9711369B2 (en) 2015-03-16 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming patterns with sharp jogs
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9530660B2 (en) 2015-05-15 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple directed self-assembly patterning process
US9946827B2 (en) 2015-07-16 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel and spacer patterning
US9589890B2 (en) 2015-07-20 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for interconnect scheme
US10008382B2 (en) 2015-07-30 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a porous low-k structure
US9627215B1 (en) 2015-09-25 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for interconnection
TWI704647B (zh) 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
US10084040B2 (en) 2015-12-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Seamless gap fill
US9728407B2 (en) 2015-12-30 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming features with various dimensions
US10157742B2 (en) 2015-12-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for mandrel and spacer patterning
US9711604B1 (en) 2015-12-31 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Loading effect reduction through multiple coat-etch processes
US9935199B2 (en) 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
US9570302B1 (en) 2016-02-10 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of patterning a material layer
US9684236B1 (en) 2016-03-17 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of patterning a film layer
US9911611B2 (en) 2016-03-17 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming openings in a material layer
US9799529B2 (en) 2016-03-17 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of planarizing a film layer
US10056265B2 (en) * 2016-03-18 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Directed self-assembly process with size-restricted guiding patterns
US9911606B2 (en) 2016-04-28 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Mandrel spacer patterning in multi-pitch integrated circuit manufacturing
US10147649B2 (en) 2016-05-27 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with gate stack and method for forming the same
US10032639B2 (en) 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for improved critical dimension uniformity in a semiconductor device fabrication process
US9768061B1 (en) 2016-05-31 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric interconnect systems
US10361286B2 (en) 2016-06-24 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for mandrel and spacer patterning
US9972526B2 (en) 2016-07-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming conductive structure in semiconductor structure
US9997360B2 (en) * 2016-09-21 2018-06-12 Qualcomm Incorporated Method for mitigating layout effect in FINFET
US10229832B2 (en) * 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions
US10282504B2 (en) 2016-09-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving circuit layout for manufacturability
US10446662B2 (en) 2016-10-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing metal gate overhang by forming a top-wide bottom-narrow dummy gate electrode
US10020261B2 (en) 2016-10-14 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Split rail structures located in adjacent metal layers
US10020379B2 (en) 2016-11-18 2018-07-10 Taiwan Semiconuctor Manufacturing Co., Ltd. Method for forming semiconductor device structure using double patterning
US10056292B2 (en) * 2016-11-22 2018-08-21 Globalfoundries Inc. Self-aligned lithographic patterning
US10957529B2 (en) 2016-11-28 2021-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for drying wafer with gaseous fluid
US10170367B2 (en) 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9881794B1 (en) 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US10658184B2 (en) 2016-12-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern fidelity enhancement with directional patterning technology
US10134902B2 (en) 2016-12-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS FinFET
US11675274B2 (en) * 2017-02-24 2023-06-13 Asml Netherlands B.V. Etch bias characterization and method of using the same
US10535520B2 (en) 2017-04-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fin patterning methods for increased process margins
US10340141B2 (en) 2017-04-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10395937B2 (en) 2017-08-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Fin patterning for semiconductor devices
US10803227B2 (en) 2017-08-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with line-end extensions
US10475700B2 (en) 2017-08-31 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Etching to reduce line wiggling
DE102017128070B4 (de) 2017-08-31 2023-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Ätzen zum Verringern von Bahnunregelmässigkeiten
US10861705B2 (en) 2017-08-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of line wiggling
US10777452B2 (en) 2017-09-14 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure having top and bottom vias with a barrier layer therebetween and a dielectric spacer at the bottom via
US10529617B2 (en) 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10355102B2 (en) 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10770354B2 (en) 2017-11-15 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming integrated circuit with low-k sidewall spacers for gate stacks
US11075079B2 (en) 2017-11-21 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Directional deposition for semiconductor fabrication
US10636667B2 (en) 2017-11-21 2020-04-28 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor devices and structures thereof
US10868116B2 (en) 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit structure and method for reducing electronic noises
US10734228B2 (en) * 2017-12-19 2020-08-04 Tokyo Electron Limited Manufacturing methods to apply stress engineering to self-aligned multi-patterning (SAMP) processes
US10755969B2 (en) * 2018-01-01 2020-08-25 International Business Machines Corporation Multi-patterning techniques for fabricating an array of metal lines with different widths
US10340180B1 (en) * 2018-01-16 2019-07-02 Globalfoundries Inc. Merge mandrel features
KR102617139B1 (ko) 2018-04-09 2023-12-26 삼성전자주식회사 반도체 소자 및 그 제조방법
US10446395B1 (en) * 2018-04-11 2019-10-15 Globalfoundries Inc. Self-aligned multiple patterning processes with layered mandrels
US10381481B1 (en) 2018-04-27 2019-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer photoresist
US11600713B2 (en) 2018-05-30 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10504775B1 (en) * 2018-05-31 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming metal layer structures in semiconductor devices
US10867839B2 (en) 2018-06-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices
US11054742B2 (en) 2018-06-15 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. EUV metallic resist performance enhancement via additives
US10755970B2 (en) 2018-06-15 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structures
US11069526B2 (en) 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer
US10867805B2 (en) 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Selective removal of an etching stop layer for improving overlay shift tolerance
US10930794B2 (en) 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11444174B2 (en) 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
US10797174B2 (en) 2018-08-17 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer dummy gate and method of manufacturing the same
US10923565B2 (en) 2018-09-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact air gap formation
US11056393B2 (en) 2018-09-27 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET fabrication and structure thereof
US11069793B2 (en) 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
US11380682B2 (en) 2018-10-23 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with FinFET gate structures
US11164772B2 (en) 2018-10-30 2021-11-02 International Business Machines Corporation Spacer-defined process for lithography-etch double patterning for interconnects
US11217484B2 (en) 2018-10-31 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and related methods
US10957604B2 (en) * 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10529570B1 (en) * 2018-11-20 2020-01-07 Nanya Technology Corporation Method for preparing a semiconductor structure
US11257673B2 (en) 2018-11-26 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dual spacer metal patterning
CN111640655B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10811270B2 (en) * 2019-03-15 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra narrow trench patterning using plasma etching
CN111834212B (zh) * 2019-04-23 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11289376B2 (en) 2019-07-31 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd Methods for forming self-aligned interconnect structures
US11527444B2 (en) 2019-09-25 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer formation for semiconductor devices
US11437372B2 (en) 2019-09-26 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Liner structures
US11690209B2 (en) 2019-09-28 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based well straps for improving memory macro performance
US11676821B2 (en) 2019-10-29 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning
DE102020123934A1 (de) 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtete doppelstrukturierung
US11508738B2 (en) 2020-02-27 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM speed and margin optimization via spacer tuning
US11289585B2 (en) 2020-02-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of formation
US11502182B2 (en) 2020-05-11 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Selective gate air spacer formation
CN113782487B (zh) * 2020-06-10 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11610977B2 (en) 2020-07-28 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming nano-sheet-based devices having inner spacer structures with different widths
CN114373713A (zh) * 2020-10-14 2022-04-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11728401B2 (en) 2020-10-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US11637195B2 (en) 2020-11-02 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate patterning process including dielectric Fin formation
US12009400B2 (en) 2021-02-14 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Device providing multiple threshold voltages and methods of making the same
US11749677B2 (en) 2021-04-14 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and methods of forming the same
US11605563B2 (en) 2021-04-16 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with non-conformal gate dielectric layers
US11862709B2 (en) 2021-04-28 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer structure and methods of forming such
US11855226B2 (en) 2021-07-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Thin film transistor, semiconductor device and method of fabricating thin film transistor
US11996297B2 (en) 2021-08-06 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6406982B2 (en) * 2000-06-05 2002-06-18 Denso Corporation Method of improving epitaxially-filled trench by smoothing trench prior to filling
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7323374B2 (en) 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US7910289B2 (en) 2006-01-06 2011-03-22 Texas Instruments Incorporated Use of dual mask processing of different composition such as inorganic/organic to enable a single poly etch using a two-print-two-etch approach
CN100426466C (zh) * 2006-02-24 2008-10-15 晶豪科技股份有限公司 形成具有缩小的字线间距的快闪单元阵列的方法
US7662721B2 (en) 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
KR100817064B1 (ko) * 2006-10-02 2008-03-27 삼성전자주식회사 미세패턴을 형성하기 위한 마스크 및 그 형성방법
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US7989355B2 (en) 2009-02-12 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pitch halving
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
KR20100126998A (ko) 2009-05-25 2010-12-03 삼성전자주식회사 라인 및 스페이스 패턴의 형성 방법
US8110466B2 (en) 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8298954B1 (en) * 2011-05-06 2012-10-30 International Business Machines Corporation Sidewall image transfer process employing a cap material layer for a metal nitride layer
JP2013030582A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 半導体装置の製造方法
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US20130232456A1 (en) * 2012-03-02 2013-09-05 Globalfoundries Inc. Optical proximity correction methods for masks to be used in multiple patterning processes
KR20130117410A (ko) * 2012-04-17 2013-10-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US9048292B2 (en) * 2012-10-25 2015-06-02 Micron Technology, Inc. Patterning methods and methods of forming electrically conductive lines
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US8932957B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9053279B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern modification with a preferred position function
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design

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