CN104037145B - 用于晶片级封装的由垫限定的接触 - Google Patents

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Abstract

本发明提供了一种器件和制造工艺，其采用晶片级封装工艺来制造包括由垫限定的接触的半导体器件。在各实施方式中，采用本发明工艺的晶片级封装器件包括：基板；钝化层；顶部金属触垫；薄膜，其中形成有导通孔；再分布层结构，其构造成与顶部金属触垫接触；以及位于薄膜和再分布层结构上的电介质层。在各实施方式中，采用本发明工艺的用于制造晶片级封装器件的方法包括：处理基板；形成钝化层；沉积顶部金属触垫；形成薄膜，其中形成有导通孔；在形成于薄膜中的导通孔中形成再分布层结构；以及在薄膜和再分布层结构上形成电介质层。

Description

用于晶片级封装的由垫限定的接触
背景技术
封装技术已经发展到开发更小、更便宜、更可靠和更环保的封装。例如，芯片级封装技术已经开发成采用表面积不大于集成电路芯片的面积的1.2倍的可直接表面安装的封装。晶片级封装（WLP）是芯片级封装技术，其涵盖了集成电路芯片在分割之前封装在晶片级的多种工艺。晶片级封装将晶片制造方法扩展至包括器件互连和器件保护方法。因此，晶片级封装通过允许在晶片级对晶片制造、封装、测试和烧焊处理一体化而简化了制造方法。
半导体器件的制造中使用的传统制造方法采用显微光刻法将集成电路图案化到由诸如硅、砷化镓等半导体形成的圆形晶片中。通常，图案化的晶片被分割成单个集成电路芯片或裸片，以将集成电路彼此分开。单个集成电路芯片使用多种封装技术被组装或封装，以形成可以安装到印刷电路板上的半导体器件。
发明内容
本发明描述了采用晶片级封装工艺的器件和制造工艺，该晶片级封装工艺包括由垫限定的接触，其中顶部金属触垫的表面与对应的再分布层完全接触。该晶片级封装器件为包含在器件封装中的嵌入式集成电路芯片（裸片）提供与其它器件提供的机械保护类似的机械保护，同时保持晶片级封装中固有的优点（例如，更低的成本、更小的封装尺寸、高引脚数，等等）。在各实施方式中，采用本发明工艺的晶片级封装器件包括：基板；钝化层；顶部金属触垫；薄膜，其中形成有导通孔；再分布层结构，其构造成与顶部金属触垫接触；以及位于薄膜和再分布层结构上的电介质层。在各实施方式中，采用本发明工艺的用于制造晶片级封装器件的方法包括：处理基板；形成钝化层；沉积顶部金属触垫；形成薄膜，其中形成有导通孔；在形成于薄膜中的导通孔中形成再分布层结构；以及在薄膜和再分布层结构上形成电介质层。
该发明内容被提供来介绍下文在具体实施方式中进一步描述的简化形式的概念的选择。该发明内容并不用来标识所要求保护的主题的关键特征或必要特征，也不用来帮助确定所要求保护的主题的范围。
附图说明
将参照附图进行详细描述。说明书和附图的不同实例中可以使用相同的附图标记表示相似或相同的项目。
图1是示意性局部剖面侧视图，示出了根据本发明的示例性实施方式的晶片级封装器件，其中，该晶片级封装器件包括：由垫限定的接触区、顶部金属触垫、再分布层结构、钝化层、薄膜以及基板。
图2是示出在用于制造诸如图1所示器件的晶片级封装器件的示例性实施方式中的方法的流程图。
图3A至3F是示意性局部剖面侧视图，示出了根据图2所示方法制造诸如图1所示器件的晶片级封装器件。
具体实施方式
概述
晶片级封装是芯片级封装技术，其涵盖了集成电路芯片在分割之前在晶片级进行封装的多种工艺。晶片级封装将晶片制造方法扩展至包括器件互连和器件保护方法。因此，晶片级封装通过允许在晶片级对晶片制造、封装、测试和烧焊处理一体化而简化了制造方法。与一些封装工艺相比，晶片级封装一般实现起来成本较低，这是由于该封装发生在晶片级，而其它类型的封装在条级（strip level）执行。
然而，晶片级封装器件包括诸如再分布层布线和触垫电阻、电迁移和性能问题、工艺裕度和裸片尺寸等挑战。触垫电阻问题包括由于残留在触垫上的薄膜、工艺变化导致的接触电阻的变化，以及关键尺寸不线性地按比例缩放（即不同的特征尺寸具有不同的处理偏差）。当触垫不完全接触再分布层时（例如，当触垫的一部分抵接钝化层或电介质层时），接触电阻增加，这是不希望的。此外，利用由导通孔限定的接触（例如，其中再分布层和触垫之间的接触区域由电介质层中的导通孔的尺寸来确定），伴随不期望的工艺变化会出现更小的接触区域，诸如变化的接触区域（例如，小于或大于期望的导通孔尺寸，导通孔中具有残留材料区域，等）。
因此，本发明描述了晶片级封装器件和工艺，包括用于使触垫的电阻最小化的由垫限定的接触（例如，顶部金属触垫的远离半导体基板的表面完全抵接对应的再分布层）。因此，如果薄膜工艺裕度更大（例如，薄膜形成处理较少依赖于薄膜工艺变化），则可提供对于给定的顶部金属触垫尺寸来说接触电阻减小了的半导体器件，这种半导体器件更好地节省空间（例如，对于给定的接触区域来说顶部金属触垫较小），并且允许顶部金属触垫和再分布层结构之间的接触区域缩小到30μm以下。在各实施方式中，采用根据本发明的示例性技术的晶片级封装器件包括：基板；顶部金属触垫；钝化层；薄膜；再分布层结构，其形成在所述薄膜中并由所述薄膜限定；以及电介质层，其设置在所述薄膜和所述再分布层结构上。在实施方式中，采用本发明工艺的用于制造具有由垫限定的接触的晶片级封装器件的方法包括：处理基板；形成钝化层；沉积顶部金属触垫；形成薄膜，其中形成有导通孔；形成再分布层结构；以及在薄膜和再分布层结构上形成电介质层。由垫限定的接触降低了接触电阻。
示例性实施方式
图1示出根据本发明的示例性实施方式的晶片级封装器件100。如图所示，晶片级封装器件100包括半导体基板102。在各实施方式中，晶片级封装器件100包括其中有时形成有一个或多个集成电路的半导体基板102。半导体基板102可包括诸如硅晶片（例如，p-型晶片、n-型晶片，等等）、锗晶片等半导体晶片基板的其中形成有的一个或多个集成电路的一部分。该集成电路可在半导体晶片基板的表面附近通过适当的前道工序（FEOL）制造工艺来形成。在各实施方式中，集成电路可以包括数字集成电路，模拟集成电路，混合信号集成电路，其组合等等。该集成电路可通过适当的前道工序（FEOL）制造工艺来形成。在一个实施例中，半导体基板102包括其中形成有集成电路的硅半导体晶片，其中该硅半导体晶片包括背面涂层。
如图1所示，晶片级封装器件100包括钝化层104。钝化层104可以设置在触垫（例如，顶部金属触垫106）的周围，以起到使集成电路和触垫电绝缘的作用。在各实施方式中，钝化层104可包括苯并环丁烯（BCB）聚合物材料、聚酰亚胺（PI）材料、聚苯并恶唑（PBO）材料、氧化物材料（例如，二氧化硅（SiO2））、和/或它们的组合物等。
晶片级封装器件100包括设置在半导体基板102上的顶部金属触垫106（例如，触垫）。在各实施方式中，顶部金属触垫106可以包括设置在半导体基板102的表面上的为触垫的一个或多个面阵形式的触垫。另外，顶部金属触垫106可以包括半导体基板102的构造成用作电气部件之间的电触头的指定表面区。顶部金属触垫106的数量和构造可以根据集成电路的复杂性和构造、半导体基板102的尺寸和形状等等而变化。顶部金属触垫106提供电触头，通过该电触头，半导体基板102中的集成电路经由再分布层结构110和其它电气互连件互连到诸如其它半导体器件、印刷电路板等外部部件。在各实施方式中，顶部金属触垫106可以包括铝、铜、金，等等。
如图1所示，晶片级封装器件100包括形成在钝化层104上的薄膜108。在各实施方式中，薄膜108可包括构造成充当电绝缘体的材料层。各种材料（例如，苯并环丁烯（BCB）聚合物材料、聚酰亚胺（PI）材料、聚苯并恶唑（PBO）材料、氧化物材料（例如，二氧化硅（SiO2））、和/或它们的组合物）可以用作薄膜108。在具体实施方式中，薄膜108可包括聚苯并恶唑（PBO）材料。
如图1所示，薄膜108和钝化层104包括形成于其中的导通孔或开口。形成于薄膜108和钝化层104中的导通孔或开口的功能是用作晶片级封装器件100的多个层（例如，顶部金属触垫106和再分布层结构110）之间的竖直连接通路。接触电阻取决于至少两种薄膜（例如PBO）的工艺变化。第一是当导通孔比目标（例如，顶部金属触垫106）小时。第二是当薄膜的侧壁处存在更大占地区域时。在这两种情况下，接触电阻较高。
晶片级封装器件100还包括形成在顶部金属触垫106以及钝化层104的一部分上并与薄膜108相邻设置的再分布层结构110。在各实施方式中，再分布层结构110包括再分布层，其用作使晶片级封装器件100中的电互连件重新分布的重新布线和互连系统。再分布层将导电垫（例如，顶部金属触垫106）与另一部件（例如，焊接凸点，未示出）电互连。此外，再分布层结构110还可包括其它相关的互连部件，诸如凸点下金属化物（UBM）、触垫等。
在各实施方式中，再分布层结构110可以包括图案化的金属薄膜线（如铝、铜等）。在一个具体实施方式中，再分布层结构110包括已经沉积在顶部金属触垫106和钝化层104的一部分上的图案化薄膜铜线。在该实施方式中，再分布层结构110和顶部金属触垫106之间的接触是“由垫限定的接触”，其中，薄膜108中的导通孔或开口比钝化层104中的导通孔或开口大，并且顶部金属触垫的远离半导体基板102的表面与再分布层结构110抵接和充分接触。该实施方式的优点包括最小的接触电阻、较好的晶片级封装工艺裕度和较小的所需裸片面积。再分布层结构110除了连接到例如结合垫、触垫、柱子或金属线路之外与半导体基板102和其它部件电绝缘。在各实施方式中，再分布层结构110构造成使得再分布层结构110和顶部金属触垫106之间的接触面积与钝化层104中的导通孔的尺寸相同。在具体实施方式中，顶部金属触垫106具有大约30μm的尺寸，钝化层104具有大约30μm的导通孔尺寸，薄膜108具有大约48μm的开口，并且再分布层具有大约48μm的尺寸。由导通孔限定的接触包括如下接触，其中顶部金属触垫106远离半导体基板102的表面的一部分与再分布层结构110接触并且一部分与薄膜108接触。当使用由导通孔限定的接触时，由于工艺变化而无法实现顶部金属触垫106和再分布层结构110之间的接触面积与钝化层104中导通孔的尺寸相同。
如图1所示，晶片级封装器件100包括：形成在再分布层结构110和薄膜108上的电介质层112，其起到保护再分布层结构110的作用。在一些实施方式中，电介质层112包括苯并环丁烯（BCB）聚合物材料、聚酰亚胺（PI）材料、聚苯并恶唑（PBO）材料、氧化物材料（例如，二氧化硅（SiO2））、和/或它们的组合物等。在一些实施方式中，电介质层112可以作为不同的层被形成或使用适当沉积方法在不同步骤中被形成。
在形成电介质层112之后，另外的层（例如，电互连件，封装层，电介质层和/或钝化层，和/或构造成充当结构支撑的层）可被添加到晶片级封装器件100上电介质层112外面。另外，晶片级封装器件100可以在另外的层形成之后被单体化为单个半导体器件，并结合到印刷电路板（未示出）上，由此形成电子装置。印刷电路板可以包括电路板，用于机械支撑电子部件和用于利用由层压到非导电基板上的铜片进行蚀刻而形成的导电通路、轨道或信号迹线电连接电子部件（例如，单个半导体器件）。
示例性制造方法
图2示出示例性方法200，其采用晶片级封装工艺来制造包括由垫限定的接触的诸如图1所示晶片级封装器件100的半导体器件。图3A到3F示出了用于制造半导体器件（例如，图1所示的晶片级封装器件100）的示例性由垫限定的接触的部分300。
因此，处理基板（方块202）。图3A示出了半导体基板302的一部分，当该部分利用适当的FEOL制造工艺被处理时，该部分包括光可限定（photodefinable）的电介质膜和/或集成电路基板，该集成电路基板包括形成于其中的一个或多个集成电路。经处理的半导体基板302和/或集成电路可以按各种方式被构造。例如，处理集成电路可包括处理数字集成电路、模拟集成电路、混合信号集成电路等。经处理的集成电路被连接到提供电触头的一个或多个导电层（例如，凸点界面，再分布层，等），集成电路通过电触头互连到与半导体基板302（例如，触垫）相关联的其它部件上。
将顶部金属触垫沉积在半导体基板上（方块204）。如图3B所示，顶部金属触垫306形成在半导体基板302上并且构造为用作半导体基板302（例如，形成在半导体基板302中的集成电路）和再分布层结构310之间的电互连件。此外，沉积顶部金属触垫306可以包括在形成钝化层304之前将顶部金属触垫306沉积在半导体基板302上。在实施方式中，形成顶部金属触垫306包括在形成钝化层304之前将顶部金属触垫306沉积在半导体基板302上以及蚀刻钝化层304以露出顶部金属触垫306。
将钝化层形成在半导体基板上（方块206）。图3C示出将钝化层304沉积在半导体基板302上。形成钝化层304可以包括利用一个或多个适当的沉积工艺，如物理气相沉积、化学气相沉积、分子束外延，等等。在一些实施方式中，形成钝化层304还可以包括至少部分地露出半导体基板302和/或触垫（例如，顶部金属触垫306）的蚀刻步骤。在实施方式中，形成钝化层304包括在顶部金属触垫306被沉积在半导体基板302上之后形成和/或蚀刻钝化层304。形成钝化层304可以包括在将顶部金属触垫306沉积在半导体基板302上之后形成钝化层304。
将薄膜形成在钝化层和顶部金属触垫上（方块208）。如图3D所示，薄膜308形成在钝化层304的一部分上，使钝化层304的最靠近顶部金属层306的部分露出（例如，薄膜308中的开口比钝化层304中的开口大并且比顶部金属触垫306大）。在各实施方式中，形成薄膜308包括利用一个或多个适当的沉积工艺，例如，物理气相沉积、化学气相沉积、分子束外延，等等。在各实施方式中，薄膜308可包括适当的电介质材料，如苯并环丁烯聚合物（BCB）、聚酰亚胺（PI），聚苯并恶唑（PBO）、二氧化硅（SiO2）、其它的聚合物，等等。
在实施方式中，形成薄膜包括通过旋涂一层PBO到钝化层304和顶部金属触垫306上而形成薄膜308。旋涂包括将抗蚀剂材料的粘性液体溶液分配到晶片中，并且晶片迅速旋转而产生抗蚀剂材料的厚度均匀的层。旋涂方法产生抗蚀剂材料的均匀的薄层，通常具有大约5至10纳米的均匀度。如上所述，可以利用形成薄膜308的其它方法。在一个实施方式中，薄膜308形成在钝化层304的一部分上，在该部分处薄膜308随后被蚀刻并且在其中形成导通孔或开口。在该实施方式中，导通孔或开口可以构造成使得再分布层结构310可以形成在导通孔或开口中。导通孔可以包括位于层（例如，钝化层304、薄膜308）中的允许不同层之间导电连接的小开口，并且可以使用光刻工艺（例如，应用光致抗蚀剂、蚀刻所述光致抗蚀剂、并除去所述光致抗蚀剂）来形成该开口。
然后将再分布层结构沉积在钝化层、顶部金属触垫上和薄膜的导通孔或开口中（方块210）。如图3E所示，再分布层结构310被沉积在薄膜的图案化区域（例如，导通孔）中。形成再分布层结构310可以包括形成再分布层以及形成相应的结合垫、凸点下金属化层（UBM）、硅通孔（TSV）或贯通芯片通孔（through-chip via）、接线和/或金属层、和其它电互连件。在各实施方式中，形成再分布层结构310包括形成包括UBM和结合垫的再分布层。此外，形成再分布层结构310可以包括形成可被施加在钝化层304的一部分和顶部金属触垫306上的诸如多晶硅的导电材料，或诸如铝或铜的金属。
在一个具体实施方式中，形成再分布层结构310包括沉积铜作为再分布层结构310中的金属线。在该实施方式中，沉积铜的再分布层结构310可以包括使用电镀方法。铜可以利用外部电极和施加的电流而被电解镀。电镀铜可以包括将晶片级封装器件100安装在阴极上和将晶片级封装器件100浸到包含铜离子的电镀液中。惰性阳极（例如，铂阳极）也被浸入铜离子溶液中。电压施加在两个电极之间并且电流驱动铜离子朝向晶片级封装器件100，从而在顶部金属触垫306上形成金属铜（例如，再分布层结构310的金属线）。在其它实施方式中，沉积铜的再分布层结构310可以包括化学镀（即，没有施加磁场的沉积）、物理气相沉积（例如，溅射，蒸发等），和/或化学气相沉积方法。在另一个具体的实施方式中，沉积再分布层结构310包括将铜层溅射到钝化层304的一部分、顶部金属触垫306上，并溅射到薄膜308中形成的导通孔中。溅射包括从目标（即，被沉积的材料源）喷射材料到表面（例如，薄膜308、钝化层304、和/或顶部金属触垫306）上。诸如铜、银、钨、铝、及其合金的其它材料也可以适合用在沉积再分布层结构310中。可以用于沉积再分布层结构310的其它方法可以包括研磨、化学机械平坦化、和/或其它抛光工艺。
接着，将电介质层形成在薄膜和再分布层结构上（方块212）。如图3F所示，电介质层312被形成在薄膜308和再分布层结构310上。在各实施方式中，电介质层312用作电绝缘体以及支撑结构。合适的电介质材料可包括苯并环丁烯聚合物（BCB）、聚酰亚胺（PI）、聚苯并恶唑（PBO）、二氧化硅（SiO2）、氮化物（Si3N4）材料，等等。在实施方式中，形成电介质层312包括在再分布层结构310和薄膜308上形成一层聚合物，其中电介质层312起到电绝缘和对晶片级封装器件100的后续层进行结构支撑的作用。
一旦形成电介质层312，可以采用另外的方法来添加后续层和将晶片级封装器件100的各个集成电路芯片分割成单个半导体封装。
结论
虽然以专用于结构特征和/或处理操作的语言描述了本发明主题，但是应当理解，在所附权利要求中限定的主题并非必须限于上述具体特征或行为。相反，上述具体特征和行为是作为实施权利要求的示例性形式公开的。

Claims (21)

1.一种晶片级封装器件，包括：
半导体基板，其包括形成在其中的一个或多个集成电路；
顶部金属触垫，其设置成与所述半导体基板接触并且配置成提供在形成于半导体基板上的所述一个或多个集成电路和一个或多个外部部件之间的电接触；
钝化层，其设置成与顶部金属触垫和半导体基板接触；
薄膜，其设置在所述钝化层上并且包括电绝缘层，其中，形成在薄膜中的导通孔大于钝化层中的开口，薄膜中的导通口和钝化层中的开口都设置在顶部金属触垫上方；
再分布层结构，其设置在所述顶部金属触垫以及所述钝化层的至少一部分上，所述再分布层结构至少部分地设置在形成于所述薄膜中的所述导通孔中，其中，所述再分布层结构基本上接触顶部金属触垫远离半导体基板的表面，其中，在再分布层结构和顶部金属触垫之间的接触是由垫限定的接触，其中，在再分布层结构和薄膜之间形成有间隙，并且其中，再分布层电绝缘于半导体基板，除了顶部金属触垫；和
电介质层，其形成在所述薄膜和所述再分布层结构上。
2.根据权利要求1所述的晶片级封装器件，其中，所述半导体基板包括经处理的硅晶片。
3.根据权利要求1所述的晶片级封装器件，其中，所述顶部金属触垫包括铜触垫。
4.根据权利要求1所述的晶片级封装器件，其中，所述薄膜包括聚苯并恶唑(PBO)膜。
5.根据权利要求1所述的晶片级封装器件，其中，所述再分布层结构包括与所述钝化层的一部分相接触的再分布层。
6.根据权利要求1所述的晶片级封装器件，其中，所述再分布层结构包括凸块下金属化物。
7.一种电子装置，包括：
印刷电路板；和
晶片级封装器件，其结合到所述印刷电路板，所述晶片级封装器件包括：
半导体基板，其包括形成在其中的一个或多个集成电路；
顶部金属触垫，其设置成与所述半导体基板接触并且配置成提供在形成于半导体基板上的所述一个或多个集成电路和一个或多个外部部件之间的电接触；
钝化层，其设置成与顶部金属触垫和半导体基板接触；
薄膜，其设置在所述钝化层上并且包括电绝缘层，其中，形成在薄膜中的导通孔大于钝化层中的开口，薄膜中的导通口和钝化层中的开口都设置在顶部金属触垫上方；
再分布层结构，其设置在所述顶部金属触垫以及所述钝化层的至少一部分上，所述再分布层结构至少部分地设置在形成于所述薄膜中的所述导通孔中，其中，所述再分布层结构基本上接触顶部金属触垫远离半导体基板的表面，其中，在再分布层结构和顶部金属触垫之间的接触是由垫限定的接触，其中，在再分布层和薄膜之间形成有间隙，并且其中，再分布层电绝缘于半导体基板，除了顶部金属触垫；和
电介质层，其形成在所述薄膜和所述再分布层结构上。
8.根据权利要求7所述的电子装置，其中，所述半导体基板包括经处理的硅晶片。
9.根据权利要求7所述的电子装置，其中，所述顶部金属触垫包括铜触垫。
10.根据权利要求7所述的电子装置，其中，所述薄膜包括聚苯并恶唑(PBO)膜。
11.根据权利要求7所述的电子装置，其中，所述再分布层结构包括与所述钝化层的一部分相接触的再分布层。
12.根据权利要求7所述的电子装置，其中，所述再分布层结构包括凸块下金属化物。
13.一种方法，包括：
在钝化层的一部分上形成薄膜，其中所述钝化层和顶部金属触垫已形成为与半导体基板接触，其中，所述薄膜包括电绝缘层，所述半导体基板包括形成在其中的一个或多个集成电路，所述顶部金属触垫配置成提供在形成于半导体基板上的所述一个或多个集成电路和一个或多个外部部件之间的电接触，所述钝化层设置成与顶部金属触垫和半导体基板接触，并且其中，形成在薄膜中的导通孔大于钝化层中的开口，薄膜中的导通口和钝化层中的开口都设置在顶部金属触垫上方；
在所述顶部金属层以及所述钝化层的至少一部分上形成由垫限定的再分布层结构，所述由垫限定的再分布层结构至少部分地形成在所述薄膜中的所述导通孔中，其中，所述再分布层结构基本上接触顶部金属触垫远离半导体基板的表面，其中，在再分布层结构和顶部金属触垫之间的接触是由垫限定的接触，其中，在再分布层和薄膜之间形成有间隙，并且其中，再分布层电绝缘于半导体基板，除了顶部金属触垫；和
在所述薄膜和所述由垫限定的再分布层结构上形成电介质层。
14.根据权利要求13所述的方法，其中，所述半导体基板包括硅晶片。
15.根据权利要求13所述的方法，其中，所述顶部金属触垫包括铜触垫。
16.根据权利要求13所述的方法，其中，形成薄膜包括形成聚苯并恶唑(PBO)膜。
17.根据权利要求13所述的方法，其中，形成由垫限定的再分布层结构包括形成与所述钝化层的一部分相接触的再分布层。
18.根据权利要求1所述的晶片级封装器件，其中，所述顶部金属触垫具有30毫米或以下的总体尺寸。
19.根据权利要求7所述的电子装置，其中，所述顶部金属触垫具有30毫米或以下的总体尺寸。
20.根据权利要求1所述的晶片级封装器件，其中，再分布层结构配置成使得在再分布层结构和顶部金属触垫之间的接触区域的大小与钝化层内的导通孔的大小相同。
21.根据权利要求7所述的电子装置，其中，再分布层结构配置成使得在再分布层结构和顶部金属触垫之间的接触区域的大小与钝化层内的导通孔的大小相同。
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