CN104022129B - 显示器件的阵列基板及其制备方法 - Google Patents
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Abstract
本发明涉及显示器件的结构及其制备领域，尤其涉及一种显示器件的阵列基板及其制备方法，通过对传统CMOS工艺制程的改善，并利用ITO/Ag/ITO本身阻抗较低的特性，将传统的9道光罩工艺的CMOS工艺减少为7道光罩工艺，简化制造工艺步骤，提高产量的同时，还保持了传统9道光罩工艺具有的高设计冗余量、低功耗及制程和设计难度低等优点。
Description
技术领域
本发明涉及显示器件的结构及其制备领域，尤其涉及一种显示器件的阵列基板及其制备方法。
背景技术
显示器件(如液晶显示器件(Liquid Crystal Display，简称LCD)或主动式有机电致发光显示器(Active Matrix/Organic Light Emitting Diode，简称AMOLED)等)结构中主要是通过采用电场控制液晶(Liquid Crystal，简称LC)的透光率进行显示图像，或通过采用电流控制有机发光材料发光来显示图像。
上述的显示器均需要通过薄膜晶体管(Thin Film Transistor，简称TFT)阵列(Array)基板来实现电压或电流对像素的驱动及控制功能，而该TFT阵列基板一般包括扫描线、信号线及TFT等结构。
传统的，主要采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)工艺进行TFT阵列基板的制备，以满足针对显示器件的高分辨率要求，但由于采用LTPS工艺制备TFT阵列基板时，需要进行多道光罩工序，而由于每道光罩工序均包括诸如清洗工序、薄膜沉积工序、光刻工序、蚀刻工序、光刻胶剥离合检查工序等多个工序，还有其他诸如激光退火及离子注入等工序，使得TFT阵列基板的制造工艺较为复杂，相应的其制造成本也很高。
目前，为了降低TFT阵列基板的制造成本，可选用8道光罩或9道光罩的CMOS工艺进行TFT阵列基板的制造；具体的，8道光罩的CMOS工艺依次包括：
第1道光罩工艺(mask1)，对P型衬底进行图形化处理(P-Si Pattern)；
第2道光罩工艺(mask2)，N型掺杂(N+Doping)形成源漏区(S/D)；
第3道光罩工艺(mask3)，沉积栅电极(Gate Electrode Deposition)；
第4道光罩工艺(mask4)，P型掺杂(P+Doping)；
第5道光罩工艺(mask5)，制备连接通孔(Contact Hole)；
第6道光罩工艺(mask6)，制备布线层(Wiring Layer)；
第7道光罩工艺(mask7)，制备平坦层(PLN)；
第8道光罩工艺(mask8)，制备像素电极(Pixel Electrode)。
上述的9道光罩的CMOS工艺则是在8道光罩的CMOS工艺的基础上，于第1道光罩工艺(mask1)和第2道光罩工艺(mask2)之间增加一道光罩工艺，即进行沟道掺杂工艺(Channel Doping)。
但是，上述的两个的CMOS工艺，虽然8道光罩的CMOS工艺采用的光罩工艺较少，能够节省一定的制造成本，但其设计的冗余量很小，且功率消耗较高，尤其是要求NMOS的阈值电压(Vthn)和PMOS的阈值电压(Vthp)的均一性要求较高，从而大大增加制程和设计的难度；而9道光罩的CMOS工艺虽然能够提高设计的冗余量，降低功率消耗及制程和设计的难度，但由于其相对于8道光罩的CMOS工艺多了一道光罩工艺，而一道光罩工艺中又包含了多个工艺步骤，相应的大大增加了生产的成本。
中国专利(CN102683338A)记载了一种低温多晶硅TFT阵列基板及其制造方法，主要是通过利用灰色调掩模板或半透式掩模板对第一金属层、多晶硅层进行构图工艺处理，以于一次构图工艺中同时得到数据线、源极、漏极和多晶硅半导体部分的图案；虽然该专利文献中记载的技术方案是通过优化设计来降低构图工艺步骤，即通过采用灰色调掩模板或半透式掩模板来降低工艺步骤，但其与传统工艺设备的兼容性较低，需要新增工艺设备，进而增大了产品制备的成本。
发明内容
针对上述存在的问题，本发明提供了一种显示器件的阵列基板，其中，所述阵列基板包括：
一设置有源/漏区和沟道区的衬底结构；
一氧化物层覆盖所述衬底结构的表面，且在位于所述沟道区上方的该氧化物层的表面还设置有栅电极；
一复合层覆盖所述氧化物层暴露的表面及所属栅电极的上表面及其侧壁；
所述复合层的上表面从下至上顺序还设置有平坦层和像素定义层；
上端部位于所述像素定义层中的数据线和像素电极均依次贯穿所述平坦化层、所述复合层和所述氧化物层分别与一所述源/漏区的上表面接触。
上述的显示器件的阵列基板，其中，所述阵列基板还包括：
一反射层，所述反射层覆盖所述平坦化层的上表面，且其暴露的表面均被所述像素定义层所述覆盖；
所述反射层通过所述像素电极与所述源/漏区连接。
上述的显示器件的阵列基板，其中，所述阵列基板还包括：
依次贯穿所述平坦化层、所述复合层和所述氧化物层至所述源/漏区上表面的凹槽结构；
所述像素电极和所述数据线均覆盖于所述凹槽结构的底部及其侧壁。
上述的显示器件的阵列基板，其中，所述像素定义层还覆盖所述像素电极和所述数据线暴露的表面，并充满所述凹槽结构。
上述的显示器件的阵列基板，其中，所述像素电极、所述数据线和所述反射层的材质均为ITO/Ag/ITO。
上述的显示器件的阵列基板，其中，所述衬底结构包括玻璃基底、底部氮化硅层和底部氧化硅层；
所述底部氮化硅层覆盖所述玻璃基底的上表面，所述底部氧化硅层覆盖所述底部氮化硅层的上表面，所述源/漏区和所述沟道区位于所述底部氧化硅的上表面，且所述氧化物层覆盖所述底部氧化硅层暴露的上表面。
上述的显示器件的阵列基板，其中，所述复合层为氮化硅/氧化硅/氮化硅层。
本发明还提供了一种制备显示器件的阵列基板的方法，其中，包括：
提供一具有源/漏区和沟道区的衬底结构；
于所述半导体结构的上表面依次制备氧化物层、栅电极、复合和平坦化层；
采用光刻工艺，刻蚀所述平坦化层至所述源/漏区的上表面，形成贯穿所述平坦化层、所述复合层和所述氧化物层的像素电极凹槽和数据线凹槽；
制备ITO/Ag/ITO层覆盖所述像素电极凹槽和所述数据线凹槽的底部和侧壁，且该ITO/Ag/ITO层还覆盖剩余的平坦化层的上表面；
去除多余的该ITO/Ag/ITO层至所述剩余的平坦化层的上表面，形成数据线、像素电极和反射层；
继续制备像素定义层充满所述像素电极凹槽和所述数据线凹槽，且该像素定义层还覆盖所述数据线、所述像素电极、所述反射层和所述剩余的平坦化层暴露的表面。
上述的制备显示器件的阵列基板的方法，其中，所述反射层通过所述像素电极与所述源/漏区连接。
上述的制备显示器件的阵列基板的方法，其中，所述衬底结构包括玻璃基底、底部氮化硅层和底部氧化硅层；
所述底部氮化硅层覆盖所述玻璃基底的上表面，所述底部氧化硅层覆盖所述底部氮化硅层的上表面，所述源/漏区和所述沟道区位于所述底部氧化硅的上表面，且所述氧化物层覆盖所述底部氧化硅层暴露的上表面。
上述的制备显示器件的阵列基板的方法，其中，所述平坦化层的材质为光刻胶材料。
上述的制备显示器件的阵列基板的方法，其中，所述复合层为氮化硅/氧化硅/氮化硅层。
上述方案具有如下优点或者有益效果：
本发明一种显示器件的阵列基板及其制备方法，通过对传统CMOS工艺制程的改善，并利用ITO/Ag/ITO本身阻抗较低的特性，将传统的9道光罩工艺的CMOS工艺减少为7道光罩工艺，简化制造工艺步骤，提高产量的同时，还保持了传统9道光罩工艺具有的高设计冗余量、低功耗及制程和设计难度低等优点；另外，由于在数据线与栅电极之间引入了平坦化层，还能够有效的降低最后形成的器件结构的寄生电容，进一步增加了设计的冗余量。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明显示器件的阵列基板中一实施例的结构示意图；
图2～6是本发明制备显示器件的阵列基板的方法的流程结构示意图。
具体实施方式
下面根据具体的实施例及附图对本发明作进一步的说明，但是不作为本发明的限定。
图1是本发明显示器件的阵列基板中一实施例的结构示意图；如图1所示，一种显示器件的阵列基板，包括由玻璃基底(glass)11、底部氮化硅层(BL-SiN)12和底部氧化硅层(BL-SiO)13构成的衬底结构，且底部氮化硅层12覆盖玻璃基底11的上表面，底部氧化硅层13覆盖底部氮化硅层12的上表面。
进一步的，该衬底结构(即底部氧化硅层)的上表面还设置有源/漏区20(如P型的S/D)，且位于相邻的源/漏区20之间还设置有沟道区21，上述的源/漏区20和沟道区(channel)21均覆盖于底部氧化硅层13的上表面上形成一有源区结构。
进一步的，氧化物层14覆盖上述的有源区结构(即源/漏区20和沟道区(channel)21)的表面及其侧壁，且该氧化物层14还覆盖暴露(未被上述有源区结构覆盖的上表面)的底部氧化硅层13的上表面。
优选的，上述氧化物层的材质为氧化硅(GI-SiO)。
进一步的，位于沟道区21上方的氧化物层14的上表面还设置有栅电极22，由下部氮化硅层15、中部氧化硅16和上部氮化硅层17共同构成的复合层覆盖上述栅电极22的上表面及其侧壁，及暴露的氧化物层14的上表面，该复合层为氮化硅/氧化硅/氮化硅(SiN/SiO/SiN)结构；具体的，下部氮化硅层15覆盖暴露的氧化物层14的上表面和部分栅电极22的侧壁，中部氧化硅层16覆盖下部氮化硅层15的上表面及栅电极22剩余的侧壁及其上表面，上部氮化硅层17覆盖中部氧化硅16的上表面。
进一步的，平坦层(PLN)18覆盖上述上部氮化硅层17的上表面，像素定义层(pixeldefine layer，简称PDL)19覆盖部分平坦化层18的上表面，两凹槽结构依次贯穿平坦化层18、复合层和氧化物层14分别与一源/漏区20的上表面接触。
优选的，上述的平坦层18的材质为光阻材料。
进一步的，上述两凹槽结构包括数据线凹槽结构和像素电极凹槽结构，数据线(data line，简称DL)23覆盖于上述的数据线凹槽结构的底部及侧壁，且部分覆盖平坦层18的上表面，像素电极24覆盖于上述的像素电极凹槽结构的底部及侧壁，也部分覆盖平坦层18的上表面，且该像素电极24与数据线23不接触；反射层25与像素电极24接触，且该反射层25覆盖于部分平坦层18的上表面。
优选的，上述的像素电极24和反射层25为同一个整体结构，且与上述的数据线23在同一工艺步骤形成。
优选的，上述的像素电极24、反射层25和数据线23的均为ITO(铟锡氧化物)/Ag/ITO，即为三层结构，底部的ITO层覆盖凹槽结构的侧壁，中部的Ag(银)层覆盖底部的ITO层的表面，上部的ITO层覆盖中部的Ag层。
进一步的，上述的像素定义层19充满上述的凹槽结构，并覆盖像素电极24、反射层25和数据线23的表面。
图2～6是本发明制备显示器件的阵列基板的方法的流程结构示意图；如图2～6所示，一种制备显示器件的阵列基板的方法，包括：
首先，提供具有源/漏区39和沟道区40的衬底结构，该衬底结构由玻璃基底(glass)31、底部氮化硅层(BL-SiN)32、底部氧化硅层(BL-SiO)33和有源区结构构成，且底部氮化硅层32覆盖玻璃基底31的上表面，底部氧化硅层33覆盖底部氮化硅层32的上表面，有源区结构部分覆盖底部氧化硅层33的上表面。
优选的，相邻的两有源区39之间设置有沟道区40，且该所有的有源区39和沟槽区40共同构成上述有源区结构。
其次，制备一材质为SiO的氧化物层34覆盖上述的有源区结构的表面及其侧壁，且该氧化物层34还覆盖暴露(未被上述有源区结构覆盖)的底部氧化硅层33的上表面，并继续在位于沟道区40上方的氧化物层34的上表面制备栅电极41，沉积由下部氮化硅层35、中部氧化硅36和上部氮化硅层37共同构成的复合层覆盖上述栅电极41的上表面及其侧壁，及暴露的氧化物层34的上表面，该复合层为氮化硅/氧化硅/氮化硅(SiN/SiO/SiN)结构；具体的，下部氮化硅层35覆盖暴露的氧化物层34的上表面和部分栅电极41的侧壁，中部氧化硅层36覆盖下部氮化硅层35的上表面及栅电极41剩余的侧壁及其上表面，上部氮化硅层37覆盖中部氧化硅36的上表面。
之后，于商户氮化硅层37的上表面制备一材质为光刻胶平坦化层38，进而形成如图2所示的结构。
优选的，图2所示的结构具体的制备工艺时可选用9道光罩的CMOS工艺进行相应结构的制备，即依次进行P型衬底图形化处理工艺、沟道掺杂工艺、N型掺杂形成源漏区工艺、栅电极沉积工艺和P型掺杂工艺(即第5道光罩工艺)后于衬底结构上形成上述的有源区结构，并继续复合层的沉积和旋涂平坦化层后，形成如图2所示的结果。
然后，采用具有数据线凹槽图形和像素电极凹槽图形的光罩对图2中所示的结构进行光刻工艺，即旋涂光刻胶覆盖平坦化层38的上表面后，经曝光显影工艺，形成具有数据线凹槽图形和像素电极凹槽图形的光阻，并继续以该光阻为掩模，采用干法刻蚀(dryetching)工艺依次部分去除上述的平坦化层38、上部氮化硅层37、中部氧化硅层36、底部氮化硅层35和氧化物层34至有源区结构的源/漏区39的上表面，去除该光阻后，进而形成作为连接通孔(contact hole)的数据线凹槽43和像素电极凹槽42，且数据线凹槽43和像素电极凹槽42均贯穿剩余的平坦化层381、剩余的复合层(剩余的上部氮化硅层371、剩余的中部氧化硅层361和剩余的下部氮化硅层351)和剩余的氧化物层341分别与一源/漏区39连接，即如图3所示的结构。
之后，继续依次淀积ITO层、Ag层和ITO层，形成如图4所示的ITO/Ag/ITO层44，该ITO/Ag/ITO层44覆盖于上述数据线凹槽43和像素电极凹槽42底部及侧壁，且覆盖剩余的平坦层381的上表面，并继续利用具有数据线图形、像素电极图形和反射层图形的光罩对图4中所示的ITO/Ag/ITO层44结构进行光刻工艺，并利用湿法刻蚀工艺形成如图5中所示的数据线45、像素电极46和反射层47；优选的，该像素电极46和反射层47为一个整体结构。
最后，于图5所示的结构的基础上，涂覆像素定义层48，该像素定义层48充满上述的凹槽结构(数据线凹槽43和像素电极凹槽42)，并覆盖像素电极46、反射层47和数据线45的表面，形成如图6所示的结构。
另外，上述的实施例中，由于形成的接触孔较深(即数据线凹槽43和像素电极凹槽42)，可通过将其他层(如平坦化层、复合层和氧化物层)的厚度进行适应性调整，以使得ITO/Ag/ITO能够成膜，易填充，且采用ITO/Ag/ITO作为数据线时，还需要对其中的Ag层的厚度进行适应性调整，以满足数据线性能的需求。
综上所述，本发明通过对传统CMOS工艺制程的改善，并利用ITO/Ag/ITO本身阻抗较低的特性，将传统的9道光罩工艺的CMOS工艺减少为7道光罩工艺，即将传统的9道光罩工艺的CMOS工艺第2光罩工艺与第9光罩工艺合并，采用同样的金属材料形成同层结构，并将第6光罩工艺与第8光罩工艺合并，配合相应的干法刻蚀工艺实现不同深度的接触孔的刻蚀，进而在简化制造工艺步骤，提高产量的同时，还保持了传统9道光罩工艺具有的高设计冗余量、低功耗及制程和设计难度低等优点；另外，由于在数据线45与栅电极41之间引入了平坦化层38，还能够有效的降低最后形成的器件结构的寄生电容，进一步增加了设计的冗余量。
本领域技术人员应该理解，本领域技术人员结合现有技术以及上述实施例可以实现所述变化例，在此不予赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种显示器件的阵列基板，其特征在于，所述阵列基板包括：
一设置有源/漏区和沟道区的衬底结构；
一氧化物层覆盖所述衬底结构的表面，且在位于所述沟道区上方的该氧化物层的表面还设置有栅电极；
一复合层覆盖所述氧化物层暴露的表面及所属栅电极的上表面及其侧壁；
所述复合层的上表面从下至上顺序还设置有平坦层和像素定义层；
上端部位于所述像素定义层中的数据线和像素电极均依次贯穿所述平坦层、所述复合层和所述氧化物层分别与一所述源/漏区的上表面接触；
所述阵列基板还包括：
一反射层，所述反射层覆盖所述平坦化层的上表面，且其暴露的表面均被所述像素定义层所述覆盖；
所述反射层通过所述像素电极与所述源/漏区连接；
所述数据线，所述像素电极及所述反射层由同一ITO/Ag/ITO层刻蚀形成。
2.如权利要求1所述的显示器件的阵列基板，其特征在于，所述阵列基板还包括：
依次贯穿所述平坦化层、所述复合层和所述氧化物层至所述源/漏区上表面的凹槽结构；
所述像素电极和所述数据线均覆盖于所述凹槽结构的底部及其侧壁。
3.如权利要求2所述的显示器件的阵列基板，其特征在于，所述像素定义层还覆盖所述像素电极和所述数据线暴露的表面，并充满所述凹槽结构。
4.如权利要求1所述的显示器件的阵列基板，其特征在于，所述衬底结构包括玻璃基底、底部氮化硅层和底部氧化硅层；
所述底部氮化硅层覆盖所述玻璃基底的上表面，所述底部氧化硅层覆盖所述底部氮化硅层的上表面，所述源/漏区和所述沟道区位于所述底部氧化硅的上表面，且所述氧化物层覆盖所述底部氧化硅层暴露的上表面。
5.如权利要求1所述的显示器件的阵列基板，其特征在于，所述复合层为氮化硅/氧化硅/氮化硅层。
6.一种制备显示器件的阵列基板的方法，其特征在于，包括：
提供一具有源/漏区和沟道区的衬底结构；
于所述衬底结构的上表面依次制备氧化物层、栅电极、复合和平坦化层；
采用光刻工艺，刻蚀所述平坦化层至所述源/漏区的上表面，形成贯穿所述平坦化层、所述复合层和所述氧化物层的像素电极凹槽和数据线凹槽；
制备ITO/Ag/ITO层覆盖所述像素电极凹槽和所述数据线凹槽的底部和侧壁，且该ITO/Ag/ITO层还覆盖剩余的平坦化层的上表面；
去除多余的该ITO/Ag/ITO层至所述剩余的平坦化层的上表面，形成数据线、像素电极和反射层；
继续制备像素定义层充满所述像素电极凹槽和所述数据线凹槽，且该像素定义层还覆盖所述数据线、所述像素电极、所述反射层和所述剩余的平坦化层暴露的表面。
7.如权利要求6所述的制备显示器件的阵列基板的方法，其特征在于，所述反射层通过所述像素电极与所述源/漏区连接。
8.如权利要求6所述的制备显示器件的阵列基板的方法，其特征在于，所述衬底结构包括玻璃基底、底部氮化硅层和底部氧化硅层；
所述底部氮化硅层覆盖所述玻璃基底的上表面，所述底部氧化硅层覆盖所述底部氮化硅层的上表面，所述源/漏区和所述沟道区位于所述底部氧化硅的上表面，且所述氧化物层覆盖所述底部氧化硅层暴露的上表面。
9.如权利要求6所述的制备显示器件的阵列基板的方法，其特征在于，所述平坦化层的材质为光刻胶材料。
10.如权利要求6所述的制备显示器件的阵列基板的方法，其特征在于，所述复合层为氮化硅/氧化硅/氮化硅层。
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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Address after: 201506, building two, building 100, 1, Jinshan Industrial Road, 208, Shanghai, Jinshan District Patentee after: Shanghai Hehui optoelectronic Co., Ltd Address before: 201506, building two, building 100, 1, Jinshan Industrial Road, 208, Shanghai, Jinshan District Patentee before: EverDisplay Optronics (Shanghai) Ltd. |
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