CN104022112B - 一种栅接地金属氧化物半导体晶体管静电防护结构 - Google Patents

Abstract

一种栅接地金属氧化物半导体晶体管静电防护结构，包括P型半导体衬底，其上设有P型接触区、源区及漏区，源区及漏区位于P型接触区内且源区和漏区以叉指结构交替分布在P型半导体衬底的表面，在源区和漏区之间区域的正上方设有多晶硅栅极，在源区和多晶硅栅极之间及漏区和多晶硅栅极之间都设有轻掺杂漏区，在源区与P型接触区之间设有N型区，在P型接触区与N型区之间及N型区与源区外侧之间均设有场氧化层且场氧化层位于P型半导体衬底的表面，在P型接触区、源区、轻掺杂漏区、漏区、场氧化层及多晶硅栅极上方设有氧化层，P型半导体衬底由衬底电极引出，源区由金属源电极引出，漏区和N型区均由金属漏电极引出。该结构可以在更小的面积开销下达到更强的静电释放能力。

Description

一种栅接地金属氧化物半导体晶体管静电防护结构

技术领域

本发明涉及金属氧化物半导体晶体管领域，更具体的说，是关于一种用于提升低压集成电路的静电可靠性的防护结构。

背景技术

任何两种不同材料的物体摩擦，都有可能产生静电。当两种不同静电势的物体直接接触或通过感生电场使得电荷在两种物体之间进行再分配时，将导致电荷的传导，形成电流并产生压降，这就是ESD现象，其本质上是由于电荷不平衡导致的电荷驱动物理机制。

随着芯片集成度的不断提高，器件的尺寸变得越来越小，抗静电能力越来越弱，而在生产、转运、检测和使用等过程中，静电放电(ESD)无处不在，且其产生的高电压远远超出器件的耐压阈值，由ESD所造成的器件可靠性问题格外凸显。因此，研究ESD的作用机理及静电敏感器件的ESD失效具有重要的工程应用前景。

MOS器件的栅氧化层厚度为10^-7数量级甚至更小，即使是100V的静电电压，也会在栅氧化层上产生10⁶kV/m的强电场，超过一半MOS器件栅氧化层的绝缘击穿强度（0.8~1.0）×10⁶kV/m。而在生产、运输、存储和检测等过程中，所产生的静电电压远远超过其受损阈值，很可能直接导致栅氧化层击穿。即使带电体的静电势或储存的静电能量较低，或ESD回路有限流电阻存在，一次ESD脉冲不足以引起器件发生破坏性瞬时失效，但它会在器件内部造成轻微损伤，这种损伤又是积累性的，随着ESD脉冲次数的增加，器件的损伤阈值电压逐渐下降，器件的电参数逐渐劣化，寿命缩短。

ESD 失效至少由下面三个原因中的一个原因引起: 局面热产生, 高电流密度和电场强度。ESD 引起的失效有三种失效模式, 它们分别是:

（1）硬失效—物质损伤或毁坏;

（2）软失效—逻辑功能的临时改变;

（3）潜在失效—时间依赖性失效。

为了防止和减少ESD损伤，目前普遍应用的一种保护结构是在器件或电路的衬底上做一个ESD保护结构。栅接地晶体管被大家广泛地应用，因为，当其漏极受到一个ESD应力时，在漏极附近产生强碰撞电离，电子聚集到漏极附近，而空穴向衬底漂移，形成电流。此电流由于衬底的体电阻而产生电势差。当某处的电势高于一定值时，就会导致此处的Sub-D或者Sub-S寄生二极管导通，从而释放掉ESD应力。但在实际版图中，为了获得较大的器件宽度和ESD释放能力，S和D一般做成叉指结构。但是不同叉指位置的晶体管到Sub的距离不一致，所以，依赖体电阻产生的电位也不一致，导致各处寄生二极管的导通情况也不一致，使得ESD情况下电流在最中央的叉指集中，导致整个器件的ESD释放能力不强。为此，人们通常会将漏和栅之间的距离拉开，增加压仓电阻使不同叉指间的电流分布更加均匀，但是这种做法大大增加了ESD保护器件的整体面积。

发明内容

本发明提供一种小面积高鲁棒性栅接地金属氧化物半导体晶体管静电防护结构，该结构具有更小的面积，更强的静电释放能力。

本发明采用如下技术方案：一种栅接地金属氧化物半导体晶体管静电防护结构，包括：P型半导体衬底，在P型半导体衬底上设有P型接触区、N型源区及N型漏区，所述N型源区及N型漏区位于P型接触区内且所述N型源区和N型漏区以叉指结构交替分布在P型半导体衬底的表面，在N型源区和N型漏区之间区域的正上方设有多晶硅栅极，在所述N型源区和多晶硅栅极之间及N型漏区和多晶硅栅极之间都设置有轻掺杂漏区，其特征在于，在N型源区与P型接触区之间设有N型区，在P型接触区与N型区之间以及在N型区与N型源区外侧之间分别设有场氧化层且场氧化层位于P型半导体衬底的表面，在P型接触区、N型源区、轻掺杂漏区、N型漏区场氧化层及多晶硅栅极上方设有氧化层，P型半导体衬底由金属衬底电极引出，N型源区由金属源区电极引出，N型漏区和N型区均由金属漏电极引出。

与现有技术相比，本发明具有如下优点：

(1)、本发明在衬底接触区1和N型源区4的最外层之间增加N型区3，此区域与衬底2形成了一个额外的二极管，此二极管具有较体内N型漏区6与衬底2形成的二极管更低的击穿电压，因为此区域周边没有轻掺杂漏区5。当静电产生时，此二极管先发生击穿，从而抬升衬底电位，使内部由源极、漏极和衬底形成的寄生晶体管均匀开启。而传统结构需要通过增大漏与栅的间距来提高压仓电阻，从而达到使内部寄生晶体管均匀开启的目的。所以，本结构需要较小的漏与栅的间距，从而具有更小的整体面积。参考图3和图4，传统结构需要使漏与栅的间距增大至4μm，形成较大的压仓电阻时二次击穿电流才达到稳定状态；而本发明所述的结构在漏与栅的间距达到2μm时二次击穿电流已达到稳定状态。

(2)、参考图5和图6，传统结构的衬底电流来自于体内，寄生体电阻导致了内部寄生晶体管间衬底电位的不均匀；而本发明结构由于N型区3与衬底2形成的二极管具有较体内N型漏区6与衬底2形成的二极管更低的击穿电压，因此衬底电流大部分来自于特别N型区3与衬底2形成的二极管，所以，内部衬底电位更均匀，内部寄生晶体管间的电流分布更均匀。参考图7，本发明结构的电流在各个沟道处的分布更均匀，不容易出现电流集中而损坏某一晶体管的现象。所以整体器件具有更强的鲁棒性。

(3)、N型区3与衬底2构成的二极管可与最近的N型源区4形成一个额外的寄生晶体管，辅助泄放静电，因此，新结构具有更强的鲁棒性。

(4)、本发明的结构中新增的N型区3，可与N型源区4和N型漏区6同时形成，不需要额外的工艺步骤，不需增加额外的工艺成本。

附图说明

图1是常规的金属氧化物半导体管静电防护结构的剖面图。

图2是本发明的金属氧化物半导体管静电防护结构的剖面图。

图3是常规结构的漏电流与其漏端电压的关系图。不同的曲线分别代表不同栅漏距的漏电流，用以表示不同位置叉指或不同的压仓电阻下的漏电流。每一种情况下的饱和电流值已在图中标出，便于比较。

图4是本发明所述结构的漏电流与其漏端电压的关系图。

图5是常规结构在静电条件下的电流分布图，可以看出其衬底电流来自于体内。

图6是本发明所述的结构在静电条件下的电流分布图，可以看出其衬底电流大部分来自于新增的二极管。

图7是常规结构与本发明的结构在不同沟道处的电流密度随结构深度的变化趋势比较图，可以看出本发明结构的电流在各个晶体管间的分布更均匀。

具体实施方式

参照图2，一种栅接地金属氧化物半导体晶体管静电防护结构，包括：P型半导体衬底2，在P型半导体衬底2上设有P型接触区1、N型源区4及N型漏区6，所述N型源区4及N型漏区6位于P型接触区1内且所述N型源区4和N型漏区6以叉指结构交替分布在P型半导体衬底2的表面，在N型源区4和N型漏区6之间区域的正上方设有多晶硅栅极11，在所述N型源区4和多晶硅栅极11之间及N型漏区6和多晶硅栅极11之间都设置有轻掺杂漏区5，其特征在于，在N型源区4与P型接触区1之间设有N型区3，在P型接触区1与N型区3之间以及在N型区3与N型源区4外侧之间分别设有场氧化层8且场氧化层8位于P型半导体衬底2的表面，在P型接触区1、N型源区4、轻掺杂漏区5、N型漏区6场氧化层8及多晶硅栅极11上方设有氧化层12，P型半导体衬底2由金属衬底电极7引出，N型源区4由金属源区电极10引出，N型漏区6和N型区3均由金属漏电极9引出。

所述的金属氧化物半导体晶体管静电防护结构，其特征在于，N型区3是通过有源区实现，并且N型区3与N型源区4的外侧距离大于1微米。

所述的金属氧化物半导体晶体管静电防护结构，其特征在于，N型区3与P型半导体衬底2形成的二极管具有相对于N型漏区6与P型半导体衬底2形成的二极管更低的击穿电压。

本发明采用如下方法来制备：

1、首先，在P型衬底2上制作有源区，将N型区3和其它需要制作有源区的区域用氮化硅覆盖，然后生长场氧化层8，在各有源区间形成隔离。

2、与常规金属氧化物半导体晶体的制作工艺相同，进行栅氧生长、多晶硅沉积、低掺杂漏注入和侧墙形成等步骤。

3、在N型源区4和N型漏区6注入时，同时对N型区3进行同样的注入，形成额外的N型接触区域。

4、进行介质层和金属沉积等后段工艺步骤，完成金属氧化物半导体晶体管的制作。

Claims (3)

1.一种栅接地金属氧化物半导体晶体管静电防护结构，包括：P型半导体衬底（2），在P型半导体衬底（2）上设有P型接触区（1）、N型源区（4）及N型漏区（6），所述N型源区（4）及N型漏区（6）位于两个相邻P型接触区（1）之间，且所述N型源区（4）和N型漏区（6）以叉指结构交替分布在P型半导体衬底（2）的表面，在N型源区（4）和N型漏区（6）之间区域的正上方设有多晶硅栅极（11），在所述N型源区（4）和多晶硅栅极（11）之间及N型漏区（6）和多晶硅栅极（11）之间都设置有轻掺杂漏区（5），其特征在于，在N型源区（4）与P型接触区（1）之间设有N型区（3），在P型接触区（1）与N型区（3）之间以及在N型区（3）与N型源区（4）外侧之间分别设有场氧化层（8）且场氧化层（8）位于P型半导体衬底（2）的表面，在P型接触区（1）、N型源区（4）、轻掺杂漏区（5）、N型漏区（6）场氧化层（8）及多晶硅栅极（11）上方设有氧化层（12），P型半导体衬底（2）由金属衬底电极（7）引出，N型源区（4）由金属源区电极（10）引出，N型漏区（6）和N型区（3）均由金属漏电极（9）引出。

2.根据权利要求1所述的金属氧化物半导体晶体管静电防护结构，其特征在于，N型区（3）是通过有源区实现，并且N型区（3）与N型源区（4）的外侧距离大于1微米。

3.根据权利要求2所述的金属氧化物半导体晶体管静电防护结构，其特征在于，N型区（3）与P型半导体衬底（2）形成的二极管具有相对于N型漏区（6）与P型半导体衬底（2）形成的二极管更低的击穿电压。