CN104011834B - 间隔体辅助的间距分隔光刻法 - Google Patents

间隔体辅助的间距分隔光刻法 Download PDF

Info

Publication number
CN104011834B
CN104011834B CN201180076102.6A CN201180076102A CN104011834B CN 104011834 B CN104011834 B CN 104011834B CN 201180076102 A CN201180076102 A CN 201180076102A CN 104011834 B CN104011834 B CN 104011834B
Authority
CN
China
Prior art keywords
pattern
width
interval
spacer material
backbone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201180076102.6A
Other languages
English (en)
Other versions
CN104011834A (zh
Inventor
S·希瓦库马
E·N·谭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104011834A publication Critical patent/CN104011834A/zh
Application granted granted Critical
Publication of CN104011834B publication Critical patent/CN104011834B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

公开了基于间隔体的间距分隔光刻技术，其使用单一间隔体沉积实现了具有可变线宽和可变间隔宽度的间距。所得到的特征间距可以处于或者低于所用的曝光系统的分辨率限度，但它们不必如此，并可以借助本文所述的随后的间隔体形成和图案转移工艺，按照所期望的方式进一步减小(例如减半)许多倍。这种基于间隔体的间距分隔技术例如可以用于以小于初始基干图案的间距限定窄导电线路、金属栅极及其他此类小特征。

Description

间隔体辅助的间距分隔光刻法
技术领域
本发明涉及基于间隔体的间距分隔光刻技术。
背景技术
众所周知，在制造集成电路时通常使用光刻法。工艺通常包括在半导体晶片的表面上形成光致抗蚀剂层，随后在抗蚀剂涂敷的晶片之上设置掩模。掩模典型地具有铬的光非透射(不透明)区和石英的光透射(透明)区。随后将来自光源(例如紫外或深紫外光等)并借助光学透镜系统聚焦的辐射施加到掩模。光通过透明掩模区并曝光下层光致抗蚀剂层，并且由不透明掩模区阻挡，以便保持光致抗蚀剂层的那些下层部分不曝光。取决于所用的特定工艺，随后可以去除光致抗蚀剂层的曝光区或未曝光区，从而在晶片上留下经构图的抗蚀剂层，其又允许晶片的随后处理，例如蚀刻、沉积及其他典型的半导体工艺。
基于间隔体的间距分隔(pitch division)技术允许实现低于所使用的曝光系统的分辨率限度的光致抗蚀剂图案。但存在与这种基于间隔体的技术相关联的多个长期存在的限制，仍必须应对或者解决它们。
发明内容
根据本发明的一个方面，提供了一种用于制造集成电路的方法，其包括：在衬底上提供可变间距基干图案，所述图案具有两个或更多个线宽和两个或更多个间隔宽度；在所述图案和所述衬底上沉积间隔体材料的共形层，其中，所述共形层具有1X的厚度，所述图案的至少一个间隔宽度是2X或更小并且填充有所述间隔体材料；去除过多的间隔体材料，以便露出所述基干图案的上表面，并露出在所述图案的大于2X的间隔宽度下面的所述衬底的上表面，其中，具有1X的厚度的间隔体材料保留在所述图案的侧壁上，并且所述图案的2X或更小的间隔宽度保持至少部分地填充有所述间隔体材料；去除基干图案材料，从而留下具有第一宽度的一个或多个基干线空隙和具有第二宽度的一个或多个其他基干线空隙；以及将第一半导体材料沉积到所述基干线空隙中。
根据本发明的另一个方面，提供了一种部分形成的集成电路，其包括：在衬底上的可变间距基干图案，所述图案具有两个或更多个线宽和两个或更多个间隔宽度；在所述图案和所述衬底上的选择性提供的间隔体材料的共形层，其中，所述共形层具有1X的厚度，所述图案的至少一个间隔宽度是2X或更小并且填充有所述间隔体材料；其中，过多的间隔体材料被去除，以便露出所述基干图案的上表面，并露出在所述图案的大于2X的间隔宽度下面的所述衬底的上表面，其中，具有1X的厚度的间隔体材料保留在所述图案的侧壁上，所述图案的2X或更小的间隔宽度保持至少部分地填充有所述间隔体材料；并且其中，基干图案材料被去除，从而留下具有第一宽度的一个或多个基干线空隙和具有第二宽度的一个或多个其他基干线空隙，并且将第一半导体材料沉积到所述基干线空隙中。
附图说明
图1a-1d示出了集成电路结构的一系列横截面视图，展示了基于间隔体的间距分隔技术，其产生多个线(或间隔)，全都具有相同的宽度。
图2示出了根据本发明实施例的基于间隔体的间距分隔方法，其产生具有可变厚度的多个线和间隔。
图3a-3g示出了每一个都根据本发明实施例的由图2的基于间隔体的间距分隔方法产生的多个结构的一系列横截面视图。
图3g’示出了根据本发明另一个实施例的由图2的基于间隔体的间距分隔方法产生的结构的横截面视图。
图4示出了以根据本发明示例性实施例配置和/或制造的一个或多个集成电路结构实施的计算系统。
会意识到，附图不一定是按照比例绘制的或者旨在将所要求保护的发明局限于所示的特定结构。例如，尽管一些附图大致上指示直线、直角和光滑表面，但在给出了所用的处理设备和技术的现实世界限制的情况下，集成电路结构的实际实现方式可以具有不太完美的直线、直角，一些特征可以具有表面拓扑结构，要不然就是不光滑的。简而言之，提供附图仅仅用于显示示例性结构。
具体实施方式
公开了基于间隔体的间距分隔光刻技术，其实现了具有可变线宽和可变间隔宽度的间距，并且使用单一间隔体沉积来完成。所得到的特征间距可以是处于或者低于所用的曝光系统的分辨率限度，但它们其实不必如此，并且可以借助本文所述的随后的间隔体形成和图案转移工艺，按照所期望的方式进一步减小(例如减半)许多倍。这种基于间隔体的间距分隔技术例如可以用于以小于初始基干(backbone)/芯轴(mandrel)图案的间距限定窄导电线路、金属栅极及其他此类小特征。
概述
如前解释的，基于间隔体的间距分隔技术与多个问题相关联。更详细地，这种技术通常涉及间隔体层在具有多个线和间隔的以前准备的基干图案(例如，光致抗蚀剂图案、多晶硅图案、氧化物图案或其他适合的基干或芯轴图案)上的沉积。随后选择性地蚀刻间隔体材料沉积，以去除在下层基干图案的水平面上的所有间隔体材料，从而仅留下在图案的侧壁上的间隔体材料。随后去除初始的经构图的基干特征，从而仅留下侧壁间隔体材料。假如对于每一条经构图的线存在两个间隔体(每一个侧壁一个)，线密度现在就加倍了。这种技术例如可以用于以初始基干图案的一半间距限定窄导电线路、金属栅极及其他此类导电特征。在此意义上，基于间隔体的间距分隔技术允许低于所用曝光系统的分辨率限度的图案的实现。继续这个制造工艺，在间隔体间提供填充材料并将其平面化，随后去除间隔体材料，以提供窄沟槽，其随后可以以金属来填充以提供导电线路。但间隔体厚度在任何位置都是恒定的。因而仅有一个线宽值是可能的。这是典型间隔体技术对于对层进行构图的重要限制，而在对层进行构图时多个线和间隔宽度是有利的。
因而并且根据本发明的实施例，提供了一种基于间隔体的光刻工艺，用以实现紧密的线/间隔几何形状，在一些情况下，所述紧密的线/间隔几何形状处于或低于所用的曝光系统的分辨率限度。但另外，取决于工艺流程的极性和精确特性，这种实施例使用所得到的间隔体结构的独特的填充特性来实现可变线宽和可变间隔宽度。
更详细地并且根据一个特定示例性实施例，提供了基于间隔体的光刻工艺，其包括供应电路图案，该电路图案具有比最终期望的结构更大(或更宽松)的间距/几何形状。在一些此类情况下，注意，当前可用的曝光设备可能不能构图出最终期望的结构的目标间距/几何形状，尽管未必如此。例如可以借助在衬底(例如，有机、无机、分子或混合光致抗蚀剂；多晶硅；氧化物等)上的任何适合的材料沉积和/或构图来实现电路图案，并通常可以包括任何拓扑结构(例如用于基干的图案)。
该工艺进一步包括将特定厚度的间隔体材料沉积到电路图案上。可以选择间隔体材料层沉积的厚度，例如用以传递取决于工艺流程的极性和精确特性的特定的最小线宽或间隔宽度(1X)。该工艺进一步包括允许间隔体材料完全或部分地填充2X或更小的紧密间隔(tight space)几何形状，从而有效地将相邻间隔体合并为单一结构，其可以高达比最小宽度间隔体宽2X。
该工艺进一步包括将间隔体图案转移到硬掩模或衬底，以实现不同宽度的线路。会意识到，可以修改该工艺以颠倒间隔体的图案，从而实现不同宽度的间隔。所得到的线/间隔随后可以以适合的材料填充，所述材料例如导电材料(例如，金属或金属合金)、绝缘体材料(例如，氧化物或氮化物，具有低或高的介电常数)，或者其他适合的材料，这取决于期望的集成电路的功能。根据本公开内容显而易见的是，可以实施任意数量的工艺变化、材料系统和结构配置，所要求保护的本发明并非旨在局限于任何此类特定变化、系统和配置。
因而，本发明的多个实施例允许以单一间隔体沉积来实现可变线宽和间隔宽度。另外，对于给定间隔体沉积而言可以实现初始基干图案的一半的最小间距，借助本文所述的随后的间隔体形成和图案转移工艺，可以将间距按照所期望的方式进一步减半许多倍。实施该技术的集成电路将展示例如以单一间隔体沉积实现的单层中的可变线宽和间隔宽度。
基于间隔体的工艺流程
图1a-1d示出了集成电路结构的一系列横截面视图，展示了基于间隔体的间距分隔技术，其产生多个线或间隔，全都具有相同的宽度，但不是线和间隔都具有可变宽度。更详细地，图1a示出了在衬底上形成的光致抗蚀剂图案。示例性图案是基干图案，包括多条光致抗蚀剂线。一些线具有1X的宽度和3X的相邻间隔，从而提供了4X的经构图的间距，而其他光致抗蚀剂线具有大于1X的宽度和3X的间隔。因而提供了可变间距。但可以进一步看到，并且根据长期存在的光刻设计规则，光致抗蚀剂线之间的间隔不能为2X或更小，其中，1X指代为了实现期望的间距分隔而要沉积的间隔体材料的厚度。
图1b示出了在光致抗蚀剂图案和衬底上沉积间隔体材料的共形膜后得到的结构的横截面，图1c示出了在蚀刻掉间隔体材料的共形沉积后得到的结构的横截面。可以看到，仅有的剩余的间隔体材料沉积在光致抗蚀剂图案的侧壁上。进一步注意到，在这个示例中，侧壁间隔体材料的厚度是1X，或者与图案的最小线宽具有相同的尺寸，以便提供间距分隔效果。
如图1d最佳示出的，随后去除光致抗蚀剂图案，从而留下具有单一宽度(等于共形沉积的间隔体材料的宽度)的间隔体材料的线，在一些情况中，其具有彼此不同的间隔宽度。但间隔体材料线自身全都具有相同的宽度。假定具有相反极性的工艺(其中，线变为间隔，间隔变为线)，那么间隔就全都具有相同的宽度，一些线可以具有不同的宽度。但不管极性如何，不存在线和间隔都具有大于给定间隔体材料沉积的一个宽度的情况。所得到的结构的最紧密的间距是二(其中，线宽是1X，相邻间隔宽度是1X)，其表示图1a所示的四个初始的经构图的间距的一半(或者换个说法，间距变密)。
图2示出了根据本发明实施例的基于间隔体的间距分隔方法，其产生具有可变厚度的多个线和间隔，图3a-3g示出了由图2的基于间隔体的间距分隔方法产生的示例性结构的一系列横截面视图。根据本公开内容显而易见的是，该方法可以使用任何标准光刻设备和任意数量的半导体材料系统及工艺来实施。会进一步意识到，与图3a-d中所示的多个共同特征有关的参考图1a-d的一部分在前论述在此也同等适用。没有示出包括多个初步和/或中间结构的另外结构以及最终的集成电路，但它们可以使用任意数量的传统或适合的制造技术来实现。所得到的集成电路例如可以是微处理器、存储器阵列、通信芯片、逻辑阵列或任何其他集成电路，例如具有低于所用的曝光系统的分辨率限度的特征尺寸，和/或可以得益于具有由单一间隔体沉积得到的多个线和间隔宽度的特征尺寸。
示例性方法包括提供205具有可变特征宽度的基干图案(例如光致抗蚀剂、多晶硅、氧化物等)，包括多个线宽和多个间隔宽度。根据实施例，图3a示出了一个示例性的如此得到的结构，示出了形成于衬底上的基干图案。基干图案可以用于所形成的集成电路的任何部分。会意识到，基干指代要由图案形成的目标或期望的拓扑结构，其例如可以是基础拓扑结构，在其上形成电路的其余部分，或者是中间拓扑结构。在更普遍的意义上，基干指代所形成的拓扑结构，取决于给定的集成电路设计，其可以具有任意数量的配置。可以使用任何适合的材料和光刻构图工艺(例如，光刻-蚀刻光刻-蚀刻或LELE、光刻-冷冻光刻-蚀刻或LFLE等)来形成基干图案。在一些示例性情况下，借助光致抗蚀剂实施基干图案。光致抗蚀剂例如可以是有机光致抗蚀剂材料(例如聚(甲基丙烯酸甲酯)、聚(二甲基戊二酰亚胺)、苯酚甲醛树脂、SU-8或其他聚合物)、无机光致抗蚀剂材料(例如硫族化物)、分子光致抗蚀剂材料(例如三聚茚)、混合光致抗蚀剂材料(例如有机-无机)或适合于在衬底上进行构图的任何其他材料。在其他示例性情况下，基干图案借助一些其他牺牲材料来实现，例如多晶硅或氧化物。简而言之，基干图案可以是可以构图的任何适合的材料，所要求保护的发明并非旨在局限于任何特定类型的材料。可以进一步看出，示例性基干图案包括多个特征。一些特征具有1X的宽度和3X的间隔，从而提供了4X的初始间距，而其他图案特征具有大于1X的宽度和3X的间隔。因而至少这个部分的电路会具有可变间距。另外，进一步注意到，两个图案特征(例如线)由小于或等于2X的间隔分开。仅示出了一个此类间隔，但其他实施例可以包括任意数量的此类小间隔。注意，在这种具有多个此类小间隔的情况下，间隔可以全都具有相同的宽度(例如1.5X或2X)或者具有小于或等于2X(例如1X、1.5X和2X)的多个宽度。
可以使用任意数量的适合的衬底，包括体衬底(例如金属、玻璃、硅、锗、III-V族半导体材料、氧化物、氮化物、其组合或者其他适合的半导体衬底材料)、绝缘体上半导体衬底(xOI，其中，x是半导体材料，例如硅或锗或富锗的硅)和多层结构。在一个特定示例性情况下，衬底是硅体衬底。在另一个特定示例性情况下，衬底是绝缘体上硅(SOI)衬底。衬底可以具有适合于给定工艺组合和目标应用的任意厚度。将显而易见的是，任意数量的材料系统和配置可以用于实施所述衬底。
进一步参考图2，该方法以沉积210间隔体材料的共形层继续。图3b示出了根据本发明实施例的在将间隔体材料的共形膜沉积在基干图案和衬底上之后所得到的示例性结构的横截面。可以使用任意数量的间隔体材料沉积技术，例如化学气相沉积(CVD)、原子层沉积(ALD)、旋涂沉积(SOD)或者能够提供共形层的任何其他适当的定向沉积技术。间隔体材料可以借助可以共形沉积的任何有机或无机材料来实施，所述材料例如聚合物、氧化物(例如二氧化硅、氧化锗、III-V族材料氧化物)、氮化物(例如氮化硅、氮氧化硅、碳掺杂的氮化物、III-V族材料氮化物)、碳化物(例如碳化硅、碳化锗)、多晶硅、CVD碳硬掩模和玻璃。所要求保护的发明不限于任何特定类型的间隔体材料或者任何特定间隔体材料沉积。会意识到，在这个示例性实施例与图1a-b中所示的结构之间的区别是在电路中形成了等于或小于2X所沉积的共形间隔体材料的宽度的间隔的图案。如在图3b中所见的，2X或小于共形间隔体材料沉积的宽度的间隔由间隔体材料填充。注意，在一些情况下，例如间隔约为2X(例如+/-10％)的那些，在经构图的间隔(例如部分填充)之上的间隔体材料沉积中可以存在相对浅的凹痕。这个部分填充在随后的平面化工艺中可以完全去除。如果凹痕的深度足以达到通过平面化平面，并进入图案特征之间的实际间隔中，那么取决于随后的处理并且如同会意识到的，这可以是可以接受或不可接受的。例如，在一些工艺流程中，在随后的用以填充间隔的半导体材料沉积之后去除间隔体材料，这也会去除任何凹痕。在必须避免所述凹痕的情况下，可以按所期望的方式对其进行填充并平面化，或者通过相应地设定特定间隔宽度(例如<2X间隔宽度，与诸如2X的110％的等于或略大于2X的间隔宽度相反)来避免，以使得间隔体材料沉积产生间隔的完全填充。在任何情况下，根据一些示例性实施例，所要求保护的发明都并非旨在局限于完全间隔体材料填充，也可以使用部分填充。
该方法继续，去除215过多的间隔材料，以便露出基干图案的上表面，以及露出在宽度大于2X的图案的间隔下面的衬底的上表面。过多间隔体材料的这个去除例如可以通过选择性蚀刻间隔体材料层来完成，并可以进一步包括其他处理，例如平面化/抛光(例如化学机械平面化)。图3c示出了根据本发明实施例的在选择性去除间隔体材料的共形沉积后所得到的示例性结构的横截面。如所见的，唯一保留的间隔体材料沉积是处于基干图案的侧壁上的间隔体材料沉积。选择性蚀刻例如可以使用各向异性蚀刻或任何其他适当的定向或选择性工艺来实施，所述工艺去除间隔体材料，以便在图案侧壁上留下间隔体。注意，在这个示例性实施例中，侧壁间隔体材料的厚度是1X，或者与基干图案的最小线宽具有相同尺寸。会意识到，也可以使用其他厚度。进一步注意到，间隔体材料去除工艺在图3a的图案中间隔体是3X的位置处留下具有1X间距的围绕图案的间隔体，但在宽度是2X或更小的图案特征之间的间隔中留下间隔体材料的填充(其中，1X是间隔体材料的厚度)。同样，CMP工艺可以用于去除过多的沉积材料、凹痕或其他缺陷或不期望有的特征。
该方法以去除220基干图案材料(例如，光致抗蚀剂或其他先前构图的牺牲材料)继续。更详细地且如在与3d中最佳示出的，根据一个示例性实施例，随后去除经构图的基干材料，从而留下由间隔体材料限定的线，其具有1X到2X之间的任意宽度，这取决于在图案线之间的间隔宽度是多少。在图3d的特定示例性实施例中，多个线宽度包括A和A’。另外，图案特征的可变尺寸产生在间隔体之间的一系列间隔宽度。例如在这个特定示例性实施例中，多个间隔宽度包括B和B’。以此方式，以单一间隔体沉积实现了基干图案的最小间距的一半，以及可变线宽或间隔宽度。可以使用任意数量的适合的工艺去除图案，例如湿法和/或干法蚀刻，或者其组合，或者能够或选择性去除光致抗蚀剂(或其他基干图案材料)的任何其他工艺。
取决于工艺极性和期望的集成电路的最终配置，工艺流程可以改变。例如，在所示实施例中，该方法继续，将第一半导体材料沉积225在由去除的基干材料留下的空隙(通常称为基干线空隙)中，随后平面化230以露出间隔体材料。第一半导体材料可以是绝缘体(例如，二氧化硅、氮化硅或任何适合的绝缘体材料或化合物)或者导体(例如，铜、银、铝、金、镍、钛、钯或任何适合的金属或其合金)。图3e中示出了所得到的示例性结构。该方法继续，去除235具有可变宽度A和A’的间隔体材料(如图3f中最佳示出的)，随后将第二半导体材料沉积240在由去除的间隔体材料留下的空隙(通常称为间隔体材料线空隙)中，并平面化(如果期望如此的话)(如在图3b中最佳示出的)。第二半导体材料可以是绝缘体或导体，并且在一些示例性情况下与第一半导体材料相反。例如，在一些示例性情况下，第一半导体材料是绝缘体，第二半导体材料是导体。因而，所得到的示例性结构包括具有不同宽度A和A’的导电线以及具有不同宽度B和B’的绝缘间隔。例如可以使用各向异性蚀刻(例如湿法和/或干法)和CVD或ALD工艺执行去除235或沉积240。也可以使用其他适合的蚀刻或沉积工艺，所要求保护的发明并非旨在局限于蚀刻或沉积工艺的任何特定组合。
工艺极性
假定具有与图2中所示的相反极性的工艺，按照本公开内容会意识到，而后间隔会由间隔体材料来限定，并具有在1X到2X之间的任何宽度(例如，在这种相反极性的工艺中，间隔宽度会包括A和A’)，基干图案特征的可变尺寸会产生一系列线宽(例如在这个相反极性的工艺中，线宽会包括B和B’)。因而，尽管极性相反，但所得到的示例性结构仍将呈现可变的线宽或间隔宽度，以及基干图案的最小间距的一半。在图3g’中示出了与图3g中的结构具有相反极性的一个此类的所得到的结构，其包括具有A和A’宽度的绝缘体特征和具有B和B’宽度的导电特征。
可以使用多个工艺流程变型。例如，相对于图3g’中所示的示例性集成电路结构，注意到，可以将图2的工艺流程用完并包括蚀刻325以去除基干图案。但在一个示例性情况下，该方法此后会包括将金属沉积到基干线空隙中，并按照期望地平面化。在此类示例中，注意，间隔体材料可以在最终的电路结构中用作绝缘体——如果如此期望的话。因而，可以消除与间隔体材料的去除和设置相关联的额外处理。以类似的方式，间隔体材料沉积可以是导电材料(例如金属或金属合金)，并留在最终电路中以提供导电线路。根据本公开内容，许多其他工艺流程变型将是显而易见的。
示例性系统
图4示出了以根据本发明示例性实施例配置和/或制造的一个或多个集成电路结构实施的计算系统1000。如所见到的，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006，其每一个都可以物理且电耦合到母板1002或者集成于其中。会意识到，母板1002例如可以是任何印刷电路板，或者是主板，或者是安装到主板上的子板，或者是系统1000的唯一的板等。取决于其应用，计算系统1000可以包括一个或多个其他部件，其会或不会物理且电耦合到母板1002。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。包括在计算系统1000中的任何部件都可以包括按照本文所述方式形成的一个或多个集成电路结构，其中使用基于间隔体的间距分隔光刻技术，其实现了具有可变线宽和可变间隔宽度的间距。这些集成电路结构例如可以用于实施板载处理器高速缓存或者存储器阵列或者其他电路部件。在一些实施例中，多个功能可以集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的部分或者集成到处理器1004中)。
通信芯片1006实现了无线通信，用于往来于计算系统1000传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片1006可以专用于较远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本发明的一些实施例中，处理器的集成电路管芯包括板载存储器电路，其以如本文所述方式构成的一个或多个集成电路结构来实施。术语“处理器”可以指代任何设备或设备的部分，其例如处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些此类示例性实施例，通信芯片的集成电路管芯包括一个或多个器件，其以如本文所述方式形成的一个或多个集成电路结构来实施(例如片上处理器或存储器)。如依据本公开内容会意识到的，注意，多标准无线能力可以直接集成到处理器1004中(例如，任意芯片1006的功能集成到处理器1004中的情况，而不是具有分离的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任意数量的处理器1004和/或通信芯片1006。类似地，任意一个芯片或芯片组都可以具有集成于其中的多个功能。
在多个实现方式中，计算系统1000可以是膝上型电脑、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实现方式中，系统1000可以是处理数据或者使用如本文所述方式形成的集成电路部件(使用基于间隔体的间距分隔光刻技术，其实现了具有可变线宽和可变间隔宽度的间距)的任何其他电子设备。
许多实施例将是显而易见的，本文所述的特征可以组合到任意数量的配置中。本发明的一个示例性实施例提供了一种用于制造集成电路的方法。该方法包括在衬底上提供可变间距基干图案，所述图案具有两个或更多个线宽和两个或更多个间隔宽度。该方法进一步包括在所述图案或衬底上沉积间隔体材料的共形层，其中，所述共形层具有1X的厚度，所述图案的至少一个间隔宽度是2X或更小，并以间隔体材料填充。所述方法进一步包括去除过多的间隔体材料，以便露出所述基干图案的上表面，并露出在大于2X的所述图案的间隔宽度下面的所述衬底的上表面，其中，具有1X的厚度的间隔体材料保留在所述图案的侧壁上，2X或更小的图案的间隔宽度保持以间隔体材料至少部分地填充。在一些情况下，该方法包括去除基干图案材料，从而留下具有第一宽度的一个或多个基干线空隙和具有第二宽度的一个或多个其他基干线空隙，及将第一半导体材料沉积到所述基干线空隙中。在一个此类情况下，该方法包括平面化所述第一半导体材料，以露出剩余的间隔体材料。在一些情况下，所述第一半导体材料是绝缘体。在其他情况下，所述第一半导体材料是导体。在一些情况下，该方法包括去除剩余的间隔体材料，从而留下具有第一宽度的一个或多个间隔体材料线空隙和具有第二宽度的一个或多个其他间隔体材料线空隙；以及将第二半导体材料沉积到所述间隔体材料线空隙中。在一个此类情况下，该方法包括平面化所述第二半导体材料，以露出所述第一半导体材料。在一些情况下，所述第二半导体材料是绝缘体。在其他情况下，所述第二半导体材料是导体。例如，在一个特定情况下，所述第一半导体材料是绝缘体，所述第二半导体材料是导体。在一些情况下，所述图案具有最小间距，其至少一次通过执行所述方法而减小一半，从而提供了最终的最小间距。在一个此类情况下，最终的最小间距低于用于实施所述方法的曝光系统的分辨率限度。根据本公开内容，许多变型将是显而易见的。例如，本发明的另一个实施例提供了一种使用本段中以不同方式说明的方法制造的集成电路。另一个实施例提供了一种电子设备，包括一个或多个这种集成电路。在一些此类情况下，电子设备包括存储器电路、通信芯片、处理器和/或计算系统的至少其中之一。另一个实施例提供了一种光刻系统，用于实施本段中以不同方式实施的方法。在一个此类示例性情况下，系统包括一种光刻掩模，用于提供可变间距基干图案。
本发明的另一个实施例提供了一种部分形成的集成电路。所述电路包括在衬底上的可变间距基干图案，所述图案具有两个或更多个线宽和两个或更多个间隔宽度。所述电路进一步包括在所述图案或衬底上的选择性提供的间隔体材料的共形层，其中，所述共形层具有1X的厚度，所述图案的至少一个间隔宽度是2X或更小，并以间隔体材料填充，并且其中，去除了过多的间隔体材料，以便露出所述基干图案的上表面，并露出在大于2X的所述图案的间隔宽度下面的所述衬底的上表面，其中，具有1X的厚度的间隔体材料保留在所述图案的侧壁上，2X或更小的图案的间隔宽度保持以间隔体材料至少部分地填充。在一些情况下，去除基干图案材料，从而留下具有第一宽度的一个或多个基干线空隙和具有第二宽度的一个或多个其他基干线空隙，并且将第一半导体材料沉积到所述基干线空隙中。在一些情况下，去除剩余间隔体材料，从而留下具有第一宽度的一个或多个间隔体材料线空隙和具有第二宽度的一个或多个其他间隔体材料线空隙，并且将第二半导体材料沉积到所述间隔体材料线空隙中。
出于例证和说明的目的提出了本发明的示例性实施例的前述说明。其并非旨在是排他性的或者将本发明局限于所公开的准确形式。依据本公开内容，许多修改和变化是可能的。其意图是本发明的范围不受本具体实施方式部分限定，而由所附权利要求书来限定。

Claims (18)

1.一种用于制造集成电路的方法，包括：
在衬底上提供可变间距基干图案，所述图案具有两个或更多个线宽和两个或更多个间隔宽度；
在所述图案和所述衬底上沉积间隔体材料的共形层，其中，所述共形层具有1X的厚度，所述图案的至少一个间隔宽度是2X或更小并且填充有所述间隔体材料；
去除过多的间隔体材料，以便露出所述基干图案的上表面，并露出在所述图案的大于2X的间隔宽度下面的所述衬底的上表面，其中，具有1X的厚度的间隔体材料保留在所述图案的侧壁上，并且所述图案的2X或更小的间隔宽度保持至少部分地填充有所述间隔体材料；
去除基干图案材料，从而留下具有第一宽度的一个或多个基干线空隙和具有第二宽度的一个或多个其他基干线空隙；以及
将第一半导体材料沉积到所述基干线空隙中。
2.根据权利要求1所述的方法，进一步包括：
平面化所述第一半导体材料，以露出剩余的间隔体材料。
3.根据权利要求1所述的方法，其中，所述第一半导体材料是绝缘体。
4.根据权利要求1所述的方法，其中，所述第一半导体材料是导体。
5.根据权利要求1至4中的任意一项所述的方法，进一步包括：
去除剩余的间隔体材料，从而留下具有第一宽度的一个或多个间隔体材料线空隙和具有第二宽度的一个或多个其他间隔体材料线空隙；以及
将第二半导体材料沉积到所述间隔体材料线空隙中。
6.根据权利要求5所述的方法，进一步包括：
平面化所述第二半导体材料，以露出所述第一半导体材料。
7.根据权利要求6所述的方法，其中，所述第二半导体材料是绝缘体。
8.根据权利要求6所述的方法，其中，所述第二半导体材料是导体。
9.根据权利要求5所述的方法，其中，所述第一半导体材料是绝缘体，而所述第二半导体材料是导体。
10.根据权利要求5所述的方法，其中，所述图案具有最小间距，通过执行所述方法而至少一次将所述最小间距减小一半，从而提供了最终的最小间距。
11.根据权利要求10所述的方法，其中，所述最终的最小间距低于用于实施所述方法的曝光系统的分辨率限度。
12.一种使用根据权利要求1至4中的任意一项所述的方法制造的集成电路。
13.一种电子设备，包括一个或多个根据权利要求12所述的集成电路。
14.根据权利要求13所述的电子设备，其中，所述设备包括存储器电路、通信芯片、处理器和/或计算系统的至少其中之一。
15.一种光刻系统，被配置为用于实施根据权利要求1至4中的任意一项所述的方法。
16.根据权利要求15所述的光刻系统，进一步包括用于提供可变间距基干图案的掩模。
17.一种部分形成的集成电路，包括：
在衬底上的可变间距基干图案，所述图案具有两个或更多个线宽和两个或更多个间隔宽度；
在所述图案和所述衬底上的选择性提供的间隔体材料的共形层，其中，所述共形层具有1X的厚度，所述图案的至少一个间隔宽度是2X或更小并且填充有所述间隔体材料；
其中，过多的间隔体材料被去除，以便露出所述基干图案的上表面，并露出在所述图案的大于2X的间隔宽度下面的所述衬底的上表面，其中，具有1X的厚度的间隔体材料保留在所述图案的侧壁上，所述图案的2X或更小的间隔宽度保持至少部分地填充有所述间隔体材料；并且
其中，基干图案材料被去除，从而留下具有第一宽度的一个或多个基干线空隙和具有第二宽度的一个或多个其他基干线空隙，并且将第一半导体材料沉积到所述基干线空隙中。
18.根据权利要求17所述的集成电路，其中，剩余的间隔体材料被去除，从而留下具有第一宽度的一个或多个间隔体材料线空隙和具有第二宽度的一个或多个其他间隔体材料线空隙，并且将第二半导体材料沉积到所述间隔体材料线空隙中。
CN201180076102.6A 2011-12-29 2011-12-29 间隔体辅助的间距分隔光刻法 Expired - Fee Related CN104011834B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/067926 WO2013101105A1 (en) 2011-12-29 2011-12-29 Spacer assisted pitch division lithography

Publications (2)

Publication Number Publication Date
CN104011834A CN104011834A (zh) 2014-08-27
CN104011834B true CN104011834B (zh) 2016-08-24

Family

ID=48698339

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180076102.6A Expired - Fee Related CN104011834B (zh) 2011-12-29 2011-12-29 间隔体辅助的间距分隔光刻法

Country Status (4)

Country Link
US (1) US8860184B2 (zh)
KR (1) KR101671082B1 (zh)
CN (1) CN104011834B (zh)
WO (1) WO2013101105A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011834B (zh) 2011-12-29 2016-08-24 英特尔公司 间隔体辅助的间距分隔光刻法
US8987008B2 (en) * 2013-08-20 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout and method with double patterning
KR102192350B1 (ko) * 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
KR102170701B1 (ko) 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
WO2016179023A1 (en) * 2015-05-01 2016-11-10 Adarza Biosystems, Inc. Methods and devices for the high-volume production of silicon chips with uniform anti-reflective coatings
CN109983564B (zh) * 2016-11-16 2023-05-02 东京毅力科创株式会社 亚分辨率衬底图案化的方法
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
US11710636B2 (en) 2018-06-20 2023-07-25 Intel Corporation Metal and spacer patterning for pitch division with multiple line widths and spaces

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101427355A (zh) * 2006-04-21 2009-05-06 国际商业机器公司 以不同的宽度构图亚光刻特征
CN101512726A (zh) * 2006-09-14 2009-08-19 美光科技公司 高效的间距倍增工艺

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8134223B2 (en) * 2003-05-08 2012-03-13 Sumitomo Electric Industries, Ltd. III-V compound crystal and semiconductor electronic circuit element
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7537866B2 (en) * 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7794614B2 (en) * 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures
WO2009093102A1 (en) * 2008-01-23 2009-07-30 Freescale Semiconductor, Inc. Method of forming openings in a semiconductor device and a semiconductor device fabricated by the method
US7820458B2 (en) * 2008-02-13 2010-10-26 Infineon Technologies Ag Test structures and methods
JP5336283B2 (ja) * 2008-09-03 2013-11-06 信越化学工業株式会社 パターン形成方法
US7709396B2 (en) 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
US7737440B2 (en) * 2008-10-27 2010-06-15 Hermes Microvision, Inc. Test structure for charged particle beam inspection and method for fabricating the same
KR101566405B1 (ko) 2009-01-07 2015-11-05 삼성전자주식회사 반도체 소자의 패턴 형성 방법
JP5275094B2 (ja) * 2009-03-13 2013-08-28 東京エレクトロン株式会社 基板処理方法
US7935638B2 (en) * 2009-09-24 2011-05-03 International Business Machines Corporation Methods and structures for enhancing perimeter-to-surface area homogeneity
JP2011176150A (ja) * 2010-02-24 2011-09-08 Elpida Memory Inc 半導体装置の製造方法
US8450833B2 (en) * 2010-08-20 2013-05-28 Globalfoundries Inc. Spacer double patterning that prints multiple CD in front-end-of-line
KR101132803B1 (ko) * 2010-12-30 2012-04-02 주식회사 하이닉스반도체 미세 패턴 형성 방법
US8637403B2 (en) * 2011-12-12 2014-01-28 International Business Machines Corporation Locally tailoring chemical mechanical polishing (CMP) polish rate for dielectrics
CN104011834B (zh) 2011-12-29 2016-08-24 英特尔公司 间隔体辅助的间距分隔光刻法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101427355A (zh) * 2006-04-21 2009-05-06 国际商业机器公司 以不同的宽度构图亚光刻特征
CN101512726A (zh) * 2006-09-14 2009-08-19 美光科技公司 高效的间距倍增工艺

Also Published As

Publication number Publication date
US8860184B2 (en) 2014-10-14
KR101671082B1 (ko) 2016-10-31
US20140191372A1 (en) 2014-07-10
WO2013101105A1 (en) 2013-07-04
CN104011834A (zh) 2014-08-27
KR20140101796A (ko) 2014-08-20

Similar Documents

Publication Publication Date Title
CN104011834B (zh) 间隔体辅助的间距分隔光刻法
KR102167317B1 (ko) Beol 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝
TWI556384B (zh) 用於製造後段製程（ｂｅｏｌ）互連之改良覆蓋的對角線硬遮罩
TWI540677B (zh) 用於後段製程（ｂｅｏｌ）互連的自對準通孔及插塞圖案化
US11107786B2 (en) Pattern decomposition lithography techniques
JP5450460B2 (ja) 磁気トンネル接合ストラクチャを形成する方法
US9105670B2 (en) Magnetic tunnel junction structure
US9054164B1 (en) Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches
TWI706442B (zh) 用於後段製程線路（ｂｅｏｌ）互連之柵格自行對準金屬穿孔處理方法及由其所生成的結構
US9385308B2 (en) Perpendicular magnetic tunnel junction structure
TWI742018B (zh) 用於半導體晶粒的互連結構的金屬化層、用於製造所述金屬化層的方法、包含所述金屬化層的積體電路結構及包含所述積體電路結構的計算裝置
KR101386182B1 (ko) 평탄화된 전극 상의 자기 터널 접합
CN110223911A (zh) 用于后段工艺（beol）互连件的借助光桶的自对准过孔和插塞图案化
CN107534044A (zh) 用于制造高密度存储器阵列的装置以及方法
US20190259656A1 (en) Metal via processing schemes with via critical dimension (cd) control for back end of line (beol) interconnects and the resulting structures
CN107257999B (zh) 用于电阻式存储器器件的电极结构
TW201709464A (zh) 利用使用由下而上的交聯之介電質的影像調性反轉以用於後段製程(beol)互連
US11171043B2 (en) Plug and trench architectures for integrated circuits and methods of manufacture
KR101581603B1 (ko) 이중 패터닝 리소그래피 기술
WO2018063323A1 (en) Via &amp; plug architectures for integrated circuit interconnects &amp; methods of manufacture

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160824

Termination date: 20211229

CF01 Termination of patent right due to non-payment of annual fee