CN107257999B - 用于电阻式存储器器件的电极结构 - Google Patents

用于电阻式存储器器件的电极结构 Download PDF

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Abstract

一种半导体器件包括形成在互连(104、108)上的电阻式存储器器件底部电极(118、120)。包括钴钨磷(CoWP)的、优选地通过无电沉积形成的底部电极特别适合于磁性隧道结MRAM器件(126、128)。

Description

用于电阻式存储器器件的电极结构
优先权声明
本申请要求于2015年2月24日提交的共同拥有的美国非临时专利申请No.14/630,438的优先权，其全部内容通过引用明确地并入本文。
技术领域
本公开总体上涉及电阻式存储器器件。
背景技术
技术的进步已经产生了更小和更强大的计算设备。例如，目前存在各种便携式个人计算设备，包括无线计算设备，诸如便携式无线电话、个人数字助理(PDA)、平板计算机和寻呼设备，这些设备体积小、重量轻且易于用户携带。很多这样的计算设备包括被包含其中的其他设备。例如，无线电话还可以包括数字静态相机、数字视频相机、数字记录器和音频文件播放器。此外，这样的计算设备可以处理可执行指令，包括软件应用，诸如可以用于访问因特网的网络浏览器应用、以及利用静态或视频相机并且提供多媒体播放功能的多媒体应用。
无线设备可以包括用于存储数据的电阻式存储器器件。例如，无线设备可以包括可操作为存储数据的磁性随机存取存储器(MRAM)和/或可操作为存储数据的电阻式随机存取存储器(RRAM)。对于MRAM技术，磁性隧道结(MTJ)器件的电阻可以指示特定位单元的逻辑状态。MTJ器件可以与互连层级(例如，半导体器件中的铜层)集成，并且底部电极结构可以将MTJ器件与互连层级(例如，铜层)分离。底部电极可以起到保护MTJ器件免于劣化的作用。形成MTJ器件可以包括图案化步骤、蚀刻步骤和可能劣化互连层级(例如，铜)的膜生长条件。
通常，与MTJ结构的尺寸相比，底部电极的厚度可能相对较大。底部电极的相对较大的厚度可以在MTJ器件的形成期间保护互连层级免受图案化步骤、蚀刻步骤和膜生长的影响。然而，随着技术进步产生尺寸更小的技术节点(例如，使用亚14纳米(nm)工艺及以下)，挑战变为使底部电极与这些技术节点的收缩的空间相适应。
通常，MTJ堆叠材料沉积在平坦的晶片表面上。这导致在金属和不透明的MTJ堆叠被沉积之后与晶片上的现有的图案对准的这一挑战。实现光刻对准的通常已知的技术可以包括蚀刻某些对准标记地形以及去除预先存在的对准标记上方的部分或全部MTJ堆叠。这两种方法都需要附加的光刻掩模层级和附加的蚀刻步骤，这增加了制造成本并且降低了产量。
发明内容
公开了用于形成用于电阻式存储器器件的浅底部电极结构的技术。例如，为了支持亚14nm工艺，该底部电极与厚度为50nm或更大的传统的底部电极相比可以相对较薄(例如，大约10-20nm)。半导体器件可以包括通过电介质被分离的多个互连层(例如，铜部分)。例如，互连层可以对应于第五金属层(M5)或第六金属层(M6)。盖层可以沉积在电介质之上和互连层之上，并且薄氧化物层可以沉积在盖层之上。
光致抗蚀剂可以沉积在半导体器件上方，并且可以应用光刻工艺以清除在半导体器件的选择部分上方的光致抗蚀剂材料。半导体器件的选择部分可以包括在电阻式存储器(MRAM或RRAM)器件下方的区域和对准标记。在图案化光致抗蚀剂之后，可以进行蚀刻工艺以暴露互连层。在进行蚀刻工艺之后，可以去除光致抗蚀剂。底部电极可以使用无电沉积来形成在暴露的互连层之上。底部电极可以包括钴钨磷(CoWP)。相当薄的底部电极(例如，在大约10-20nm之间)可以用于亚14nm工艺，主要由沉积时间决定。通过优化无电沉积工艺的电化学特性，可以在暴露的金属表面上发生CoWP沉积。可以沉积附加层，并且可以根据MTJ或RRAM器件沉积要求来实施附加的工艺步骤。在形成底部电极之后，可以在底部电极之上形成电阻式存储器器件(例如，MRAM器件或RRAM器件)。
在特定方面，一种半导体器件包括互连层和电阻式存储器器件的底部电极。底部电极耦合到互连层，并且底部电极包括钴钨磷(CoWP)。
在另一特定方面，一种方法包括对半导体器件之上的光致抗蚀剂进行图案化。半导体器件包括下部部分、形成在下部部分之上的盖层和形成在盖层之上的可选的氧化物层。下部部分包括电介质层和互连层。该方法还包括基于光致抗蚀剂层来蚀刻半导体器件的各部分以暴露互连层。该方法还包括在互连层上沉积电阻式存储器器件的底部电极。底部电极包括钴钨磷(CoWP)。
在另一特定方面，一种非暂态计算机可读介质包括指令，指令在由处理器执行时引起处理器发起对半导体器件之上的光致抗蚀剂进行图案化。半导体器件包括下部部分、形成在下部部分之上的盖层和形成在盖层之上的氧化物层。下部部分包括电介质层和互连层。指令也可执行以引起处理器发起基于光致抗蚀剂层来蚀刻半导体器件的各部分以暴露互连层。指令还可执行以引起处理器发起在互连层上沉积电阻式存储器器件的底部电极。底部电极包括钴钨磷(CoWP)。
在另一特定方面，一种设备包括用于对半导体器件之上的光致抗蚀剂进行图案化的装置。半导体器件包括下部部分、形成在下部部分之上的盖层和形成在盖层之上的氧化物层。下部部分包括电介质层和互连层。该设备还包括用于基于光致抗蚀剂层来蚀刻半导体器件的各部分以暴露互连层的装置。该设备还包括用于在互连层上沉积电阻式存储器器件的底部电极的装置。底部电极包括钴钨磷(CoWP)。
由所公开的实施例中的至少一个提供的一个特别的优点是形成用于电阻式存储器器件的相对薄的底部电极以支持亚14nm工艺。底部电极可以保护互连层在图案化步骤，蚀刻步骤和膜生长期间免受由电阻式存储器器件(例如，MTJ器件)的各部件的形成所导致的劣化。由所公开的实施例中的至少一个提供的另一特别的优点是消除了附加掩模层级和用于形成表面拓扑对准标记的相关联的处理步骤。本公开的其他方面、优点和特征在审查整个申请之后将变得显而易见，整个申请包括以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1是包括用于电阻式存储器器件的浅底部电极结构的半导体器件的特定说明性实施例的图；
图2A示出了形成图1的半导体器件的特定阶段；
图2B示出了形成图1的半导体器件的另一特定阶段；
图2C示出了形成图1的半导体器件的另一特定阶段；
图2D示出了形成图1的半导体器件的另一特定阶段；
图2E示出了形成图1的半导体器件的另一特定阶段；
图3是用于形成用于电阻式存储器器件的浅底部电极结构的方法的特定说明性实施例的流程图；
图4是包括具有浅底部电极结构的电阻式存储器的设备的框图；以及
图5是制造包括具有浅底部电极结构的半导体器件的电子设备的制造工艺的特定说明性实施例的数据流程图。
具体实施方式
参考图1，示出了包括用于电阻式存储器器件的浅底部电极结构的半导体器件100的特定说明性实施例。图1示出了半导体器件100的一部分的截面图，并且图1所示的各部件可以位于半导体器件100的上部金属层(例如，第五金属层(M5)或第六金属层(M6))中。例如，晶体管(未示出)和局部互连层可以存在于半导体器件100的下部金属层(例如，第一金属层(M1))中。
半导体器件100包括第一电介质层102、第一互连层104、第二电介质层106、第二互连层108和第三电介质层110。每个电介质层102、106、110可以包括二氧化硅、掺杂有碳的二氧化硅、多孔的二氧化硅、多孔的掺杂有碳的二氧化硅、或其任何组合。电介质层102、106、110可以将互连层104、108与半导体器件100的其他部件电隔离。
第一互连层104和第二互连层108可以是半导体器件100的中间线互连层、或半导体器件100的上部互连层。例如，第一互连层104和第二互连层108可以是半导体器件100的第五金属层(M5)的互连层、或半导体器件100的第六金属层(M6)的互连层。在特定实施例中，第一互连层104和第二互连层108可以包括铜(Cu)。
半导体器件100还可以包括盖层112和氧化物层114。在特定实施例中，盖层112可以包括碳氮化硅(SiCN)。盖层112可以在电介质层102、106、110之上。盖层112可以改善(例如，减少)电迁移。例如，由于基于流过导体(例如，互连层104、108)的电流的原子位移，电迁移可能在半导体器件100处引起空隙和故障。为了抑制电迁移，盖层112可以沉积在半导体器件100的一部分(例如，电介质层102、106、110和互连层104、108)上。可以优化盖层112以改善电迁移。然而，盖层112也可能在化学机械平坦化(CMP)工艺期间在半导体器件100处引起缺陷。为了避免缺陷，氧化物层114可以放置在盖层112之上。在特定实施例中，氧化物层114可以包括二氧化硅(SiO2)。
半导体器件100还可以包括第一底部电极118和第二底部电极120。在特定实施例中，底部电极118、120可以包括钴钨磷(CoWP)。如下所述，底部电极118、120可以使用无电沉积技术来形成，以减少化学机械平坦化(CMP)工艺对于盖层112的影响。第一底部电极118可以形成在第一互连层104上，并且第二底部电极120可以形成在第二互连层108上。
每个底部电极118、120可以是相应的电阻式存储器部件的底部电极，如关于图2E进一步描述。作为非限制性示例，第一底部电极118可以是第一MTJ器件(未示出)的底部电极，并且第二底部电极120可以是第二MTJ器件(未示出)的底部电极。为了说明，可以在第一底部电极118之上沉积第一MTJ堆叠(未示出)以形成第一MTJ器件，以及可以在第二底部电极120之上沉积第二MTJ堆叠(未示出)以形成第二MTJ器件。与厚度为50nm或更大的传统的底部电极相比，底部电极118、120可以相对较薄(例如，在大约10-30nm之间)。相对薄的底部电极118、120可以用于亚40nm工艺。
在无电沉积期间，没有电流可以穿过半导体器件100(例如，互连层104、108)。相反，可以使用化学反应来形成底部电极118、120。例如，半导体器件100的掩盖部分、和暴露的互连层104、108(例如，铜)可以被“浸入”到包括钴离子、钨离子和磷离子的酸的槽中。离子可以沉积在电极(例如，互连层104、108)上以形成钴钨磷(CoWP)。
半导体器件100还包括被蚀刻到第三电介质层106中的对准标记124(例如，沟槽)。对准标记124可以用于将MTJ光刻与半导体器件100上的较低层级图案(例如，晶片上的低层级图案)对准。例如，在半导体器件100上(例如，在第一底部电极118和第二底部电极120上)沉积MTJ堆叠可以使得MTJ光刻与半导体器件100的较低层级图案的对准变得很难。对准标记124可以产生将MTJ堆叠与半导体器件100上的较低层级图案对准的地形。
氮化钽(TaN)层122可以沉积在氧化物层114之上，沉积在底部电极118、120之上，并且沉积到对准标记124(例如，沟槽)中，以进一步平坦化半导体器件100的表面并且形成用于沉积电阻式存储器器件的最关键层(例如，磁性隧道结的超薄层)的良好的表面。可以使用ALD技术或PVD技术来沉积氮化钽层122。氮化钽层122可以经历平滑处理，诸如基于CMP工艺的那些平滑处理。
因为半导体器件100被浸入到酸槽中，底部电极118、120可以从互连层104、108向上形成以填充过孔。底部电极118、120的上表面可以与氧化物层114的表面相对地齐平(例如，底部电极118、120的上表面可以相对“平滑”)，如通过酸浴时间来控制。为了说明，盖层112和氧化物层114的组合厚度可以大约等于底部电极118、120的厚度。因此，底部电极118、120可以在没有CMP的情况下形成，或者可以降低CMP工艺要求。
参考图2A，示出了用于形成图1的半导体器件100的第一阶段202的图。在第一阶段202，半导体器件100可以包括下部部分。例如，半导体器件可以包括第一电介质层102、第一互连层104、第二电介质层106、第二互连层108和第三电介质层110。
在第一阶段202期间，可以使用原子层沉积(ALD)技术或物理气相沉积(PVD)技术来在下部部分之上沉积盖层112。当在下部部分之上沉积盖层112之后，可以在盖层112之上沉积氧化物层114。例如，可以使用ALD技术或PVD技术来在盖层112上沉积氧化物层114。
参考图2B，示出了用于形成图1的半导体器件100的第二阶段204的图。在第二阶段204，可以在半导体器件100的选择部分上方沉积光致抗蚀剂116。例如，可以在第一电介质层102和第二电介质层106上方对光致抗蚀剂116进行图案化。也可以在第三电介质层110的一部分上方对光致抗蚀剂116进行图案化以在蚀刻期间产生对准标记124。
可以执行蚀刻工艺以暴露第一互连层104和第二互连层108。例如，可以对半导体器件100执行缓冲氧化物蚀刻、湿法蚀刻或干法蚀刻，来蚀刻通过在互连层104、108上方的氧化物层114的部分和盖层112的部分(例如，以在互连层104、108上方形成过孔)。蚀刻工艺也可以产生对准标记124。例如，对准标记124可以被蚀刻通过氧化物层114、盖层112、以及第三电介质层110的一部分。可以在进行蚀刻工艺之后去除光致抗蚀剂116。
参考图2C，示出了用于形成图1的半导体器件100的第三阶段206的图。在第三阶段206，可以将半导体器件100浸入包括钴离子、钨离子和磷离子的酸槽150中。可以在互连层104、108上沉积离子以形成包括钴钨磷(CoWP)的底部电极118、120。在特定实施例中，通过优化酸浴的化学性质，Cu和W离子将选择性地沉积在第一互连104和第二互连108上方的暴露的金属表面上。氧化物层114可以包括二氧化硅(SiO2)。因为半导体器件100被浸入酸槽150中，底部电极118、120可以从互连层104、108向上形成以填充过孔。当半导体器件100被从酸槽150移除时，底部电极118、120的上表面可以与氧化物层114的表面相对地齐平(例如，底部电极118、120的上表面可以相对“平滑”)。通过使用酸槽方法，可以在不执行CMP的情况下形成底部电极118、120。
参考图2D，示出了用于形成图1的半导体器件100的第四阶段208。第四阶段208可以在一些实施例中实现；然而，在其他实施例中，第四阶段208可以被绕过。在第四阶段208，可以在氧化物层114之上、在底部电极118、120之上、以及向对准标记124(例如，沟槽)中沉积氮化钽(TaN)层122。可以使用ALD技术或PVD技术或其他技术来沉积氮化钽层122。氮化钽层122可以经历平滑处理，例如基于CMP工艺的那些平滑处理。
参考图2E，示出了用于形成图1的半导体器件100的第五阶段210的图。在第五阶段210，可以在半导体晶片上沉积电阻式存储器层的剩余部分，例如，MTJ堆叠。可以执行光刻步骤以创建适当的器件图案。光刻步骤可以使用对准标记124与半导体器件100上的强调图案对准。可以应用蚀刻步骤以将电阻式存储器器件图案从光致抗蚀剂转移到电阻式存储器层，例如，第一MTJ器件126可以形成在第一底部电极118之上，并且第二MTJ器件128可以形成在第二底部电极120之上。例如，第一MTJ堆叠126可以包括第一底部电极118、第一种子层(未示出)、第一钉扎层(pinning layer)(未示出)、第一被钉扎层(pinned layer)(未示出)、第一隧道势垒层(未示出)、第一自由层(未示出)和第一顶部电极(未示出)。第二MTJ堆叠128可以包括第二底部电极120、第二种子层(未示出)、第二钉扎层(未示出)、第二被钉扎层(未示出)、第二隧道势垒层(未示出)、第二自由层(未示出)和第二顶部电极(未示出)。
虽然第一MTJ堆叠126和第二MTJ堆叠128的其余部分被描绘为分别沉积在第一底部电极118和第二底部电极120上，但是在其他实施例中，第一MTJ堆叠126和第二MTJ堆叠128的剩余部分可以沉积在氮化钽层之上。例如，第一MTJ堆叠126和第二MTJ堆叠128的剩余部分可以沉积在图2D所示的氮化钽层122之上。
在特定实施例中，图2A至图2E示出了形成包括用于电阻式存储器器件的浅电极结构的半导体器件100的步骤。由公开的实施例中的至少一个提供的一个特别的优点是通过使用酸槽方法，可以在不执行CMP的情况下形成底部电极118、120。由公开的实施例中的至少一个提供的另一特别的优点是与厚度为大约50nm和更大的传统的底部电极相比，底部电极118、120可以相对较薄(例如，在大约10-20nm之间)。因此，较薄的底部电极118、120可以用于亚14nm工艺。关于图2A至图2E描述的技术还可以消除附加的掩模层级和用于形成表面拓扑对准标记的相关联的处理步骤。
参考图3，示出了用于形成用于电阻式存储器器件的浅底部电极结构的方法300的另一特定说明性实施例的流程图。方法300可以使用关于图5描述的制造设备来执行。
方法300包括在302处对半导体器件之上的光致抗蚀剂层进行图案化。半导体器件可以包括下部部分、形成在下部部分之上的盖层、以及形成在盖层之上的氧化物层，下部部分包括电介质和互连层。例如，参考图2B，可以在半导体器件100之上对光致抗蚀剂116进行图案化。为了说明，可以在第一电介质层102和第二电介质层106上方以及在第三电介质层110的一部分上方对光致抗蚀剂116进行图案化。
在304处，可以基于光致抗蚀剂层来蚀刻半导体器件的各部分以暴露互连层并且在电介质中形成对准标记。例如，参考图2B，可以执行蚀刻工艺以暴露第一互连层104和第二互连层108。例如，可以对半导体器件100执行缓冲氧化物蚀刻、湿法蚀刻或干法蚀刻，以蚀刻通过在互连层104、108上方的氧化物层114的部分和盖层112的部分(例如，以在互连层104、108上方形成过孔)。蚀刻工艺也可以产生对准标记124。例如，对准标记124可以被蚀刻通过氧化物层114、盖层112、以及第三电介质层110的一部分。可以在进行蚀刻工艺之后去除光致抗蚀剂116。
在306处，可以在互连层上沉积电阻式存储器器件的底部电极。例如，参考图2C，可以将半导体器件100浸入包括钴离子、钨离子和磷离子的酸槽150中。可以在互连层104、108上沉积离子以形成包括钴钨磷(CoWP)的底部电极118、120。在特定实施例中，可以掩蔽半导体器件100的各部分(除了互连层104、108之外)以减少对于离子的暴露。因为半导体器件100被浸入酸槽150中，底部电极118、120可以从互连层104、108向上形成以填充过孔。因此，当半导体器件100从酸槽150被移除时，底部电极118、120的上表面可以与氧化物层114的表面相对地齐平(例如，底部电极118、120的上表面可以相对“平滑”)，这可以降低CMP工艺要求。例如，可以在没有CMP的情况下形成底部电极118、120。
图3的方法300可以使用钴钨磷(CoWP)经由无电沉积来在互连层104、108上形成底部电极118、120。通过使用无电沉积来形成底部电极118、120，减小了通过半导体器件100(例如，互连层104、108)的电流的量。方法300还可以减少用于形成对准标记的成本和处理时间。例如，当将光致抗蚀剂116施加到半导体器件100时，对准标记124可以与(用于底部电极118、120的)过孔一起被图案化。因此，在传统技术中用于形成对准标记的附加工艺步骤和/或材料可以被放弃。
参考图4，描绘了无线通信设备的特定说明性实施例，其总体上标示为400。设备400包括耦合到存储器432的处理器410，诸如数字信号处理器。
处理器410可以被配置为执行存储在存储器432中的软件(例如，一个或多个指令468的程序)。电阻式存储器设备490可以耦合到处理器410。电阻式存储器器件490可以包括图1的半导体器件100。例如，电阻式存储器器件490可以是包括多个底部电极的MRAM器件或RRAM器件，底部电极包括使用无电沉积制造的钴钨磷(CoWP)。
无线接口440可以耦合到处理器410和天线442。编码器/解码器(CODEC)434也可以耦合到处理器410。扬声器436和麦克风438可以耦合到CODEC 434。显示控制器426可以耦合到处理器410和显示设备428。在特定实施例中，处理器410、显示控制器426、存储器432、CODEC 434和无线接口440被包括在系统级封装件或片上系统设备422中。在特定实施例中，输入设备430和电源444耦合到片上系统设备422。此外，在特定实施例中，如图4所示，显示设备428、输入设备430、扬声器436、麦克风438、天线442和电源444在片上系统设备422外部。然而，显示设备428、输入设备430、扬声器436、麦克风438、天线442和电源444中的每一个可以耦合到片上系统设备422的一个或多个部件，诸如一个或多个接口或控制器。
以上公开的设备和功能可以被设计和配置为存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)。一些或所有这样的文件可以被提供给制造处理程序以基于这样的文件来制造设备。所得到的产品包括晶片，晶片然后被切割成裸片并且封装成芯片。然后，将芯片用于上述设备。图5描绘了电子设备制造过程500的特定说明性实施例。
在制造过程500处诸如在研究计算机506处接收物理器件信息502。物理器件信息502可以包括表示半导体器件的至少一个物理属性(诸如参考图1至图3描述的半导体器件的物理属性)的设计信息。例如，物理器件信息502可以包括经由耦合到研究计算机506的用户接口504输入的物理参数、材料特性和结构信息。研究计算机506包括耦合到诸如存储器510的计算机可读介质的处理器508，诸如一个或多个处理核。存储器510可以存储可执行以引起处理器508变换物理器件信息502以符合文件格式并且生成库文件512的计算机可读指令。
在特定实施例中，库文件512包括至少一个数据文件，其包括变换后的设计信息。例如，库文件512可以包括半导体器件库，包括参考图1至图3描述的半导体器件，其被提供用于与电子设计自动化(EDA)工具520一起使用。
库文件512可以在设计计算机514处与EDA工具520一起使用，设计计算机514包括耦合到存储器518的处理器516，诸如一个或多个处理核。EDA工具520可以作为处理器可执行指令存储在存储器518处以使得设计计算机514的用户能够使用库文件512来设计包括参考图1至图3描述的半导体器件的电路。例如，设计计算机514的用户可以经由耦合到设计计算机514的用户接口524来输入电路设计信息522。电路设计信息522可以包括表示半导体器件(诸如参考图1至图3描述的半导体器件)的至少一个物理属性的设计信息。为了说明，电路设计属性可以包括特定电路的标识和与电路设计中的其他元件的关系、定位信息、特征尺寸信息、互连信息、或者表示半导体器件的物理属性的其他信息。
设计计算机514可以被配置为变换设计信息(包括电路设计信息522)以符合文件格式。为了说明，文件信息可以包括表示平面几何形状的数据库二进制文件格式、文本标签、和关于分层格式(诸如图形数据系统(GDSII)文件格式)中的电路布局的其他信息。除了其他电路或信息，设计计算机514可以被配置为生成包括变换后的设计信息的数据文件，诸如包括描述参考图1至图3描述的半导体器件的信息的GDSII文件526。为了说明，数据文件可以包括与包括参考图1至图3描述的半导体器件并且还包括片上系统(SOC)内的附加电子电路和部件的SOC或芯片插入部件相对应的信息。
可以在制造过程528处接收GDSII文件526，以根据GDSII文件526中的变换信息来制造参考图1至图3描述的半导体器件。例如，设备制造过程可以包括向掩模制造商530提供GDSII文件526以产生一个或多个掩模，诸如与光刻工艺一起使用的掩模，其在图5中被图示为代表性的掩模532。掩模532可以在制造过程期间使用以生成可以被测试和分离成诸如代表性的裸片536的裸片的一个或多个晶片533。裸片536包括具有参考图1至图3描述的半导体器件的电路。
在特定实施例中，制造过程528可以由处理器534启动或控制。处理器534可以访问包括诸如计算机可读指令或处理器可读指令的可执行指令的存储器535。可执行指令可以包括由诸如处理器534的计算机可执行的一个或多个指令。
制造过程528可以由完全自动化或部分自动化的制造系统来实现。例如，制造过程528可以是自动的，并且可以根据时间表来执行处理步骤。制造系统可以包括制造设备(例如，处理工具)以执行一个或多个操作以形成电子设备。例如，制造设备可以被配置为使用集成电路制造工艺(例如，湿法蚀刻、化学气相蚀刻、干法蚀刻、沉积、化学气相沉积、平坦化、光刻、原位烘烤、或其组合)来执行参考图2A至图2E描述的处理中的一个或多个。
制造系统可以具有分布式架构(例如，分层)。例如，制造系统可以包括一个或多个处理器(诸如处理器534)、一个或多个存储器(诸如存储器535)、和/或根据分布式架构被分布的控制器。分布式架构可以包括控制或发起一个或多个低级系统的操作的高级处理器。例如，制造过程528的高级部分可以包括一个或多个处理器，诸如处理器534，并且低级系统每个可以包括一个或多个相应的控制器或者可以由一个或多个相应的控制器来控制。特定低级系统的特定控制器可以从高级系统接收一个或多个指令(例如，命令)，可以向从属模块或处理工具发出子命令，并且可以将状态数据传回给高级系统。一个或多个低级系统中的每一个可以与一个或多个相应的制造设备(例如，处理工具)相关联。在特定实施例中，制造系统可以包括分布在制造系统中的多个处理器。例如，制造系统的低级系统部件的控制器可以包括处理器，诸如处理器534。
可替代地，处理器534可以是制造系统的高级系统、子系统或部件的部分。在另一实施例中，处理器534包括制造系统的各个级别和部件处的分布式处理。
裸片536可以被提供给封装过程538，在封装过程538中，裸片536被结合到代表性的封装件540中。例如，封装件540可以包括单裸片536或多个裸片，诸如系统级封装(SiP)布置。封装件540可以被配置为符合一个或多个标准或规范，诸如联合电子设备工程委员会(JEDEC)标准。
关于封装件540的信息可以被分发到各种产品设计者，诸如经由存储在计算机546中的部件库。计算机546可以包括耦合到存储器550的处理器548，诸如一个或多个处理核。印刷电路板(PCB)工具可以作为处理器可执行指令存储在存储器550处以处理经由用户接口544从计算机546的用户接收的PCB设计信息542。PCA设计信息542可以包括封装的电子设备在电路板上的物理定位信息，封装的电子设备件对应于包括参考图1至图3描述的半导体器件的封装件540。
计算机546可以被配置为转换PCB设计信息542以生成数据文件，诸如GERBER文件552，其具有各种数据，包括封装的电子设备在电路板上的物理定位信息、以及诸如迹线和过孔等电连接的布局，其中封装的电子设备对应于包括参考图1至图3描述的半导体器件的封装件540。在其他实施例中，由变换后的PCB设计信息生成的数据文件可以具有不同于GERBER格式的格式。
GERBER文件552可以在电路板组装过程554处被接收并且用于产生根据存储在GERBER文件552内的设计信息制造的PCB，诸如代表性的PCB 556。例如，GERBER文件552可以被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 556可以用包括封装件540的电子元件填充以形成代表性的印刷电路组件(PCA)558。
PCA 558可以在产品制造商560处被接收并且被集成到一个或多个电子设备(诸如第一代表性电子设备562和第二代表性电子设备564)中。作为说明性的非限制性示例，第一代表性电子设备562、第二代表性电子设备564或两者可以选自机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元和计算机，其中集成有参考图1至图3描述的半导体器件。作为另一说明性的非限制性示例，参考图5，电子设备562和564中的一个或多个可以是无线通信设备。作为另一说明性的非限制性示例，电子设备562和564中的一个或多个可以是远程单元(诸如移动电话)、手持个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、全球定位系统(GPS)设备、导航设备、固定位置数据单元(诸如抄表设备)、或者存储或取回数据或计算机指令的任何其他设备、或其任何组合。尽管图5示出了根据本公开的教导的远程单元，但是本公开不限于这些所示的单元。本公开的实施例可以适用于包括有源集成电路(包括存储器和片上电路)的任何设备。
包括参考图1至图3描述的半导体器件的设备可以被制造、处理和并入到电子设备中，如说明性制造过程500所述。关于图1至图6公开的实施例的一个或多个方面可以被包括在各个处理阶段，诸如在库文件512、GDSII文件526和GERBER文件552内，以及存储在研究计算机506的存储器510、设计计算机514的存储器518、计算机546的存储器550、在各个阶段使用的一个或多个其他计算机或处理器(未示出)的存储器处(诸如在板组装过程554处)，并且也被结合到一个或多个其他物理部件中，诸如掩模532、裸片536、封装件540、PCA 558、诸如原型电路或器件(未示出)的其他产品、或其任何组合。尽管参考图1至图6描绘了各种代表性的阶段，但是在其他实施例中，可以使用更少的阶段或者可以包括附加阶段。类似地，图5的过程500可以由单个实体或者由执行制造过程500的各个阶段的一个或多个实体来执行。
结合所描述的各方面，一种设备包括用于对半导体器件之上的光致抗蚀剂进行图案化的装置。半导体器件包括下部部分、形成在下部部分之上的盖层和形成在盖层之上的氧化物层。下部部分包括电介质层和互连层。例如，用于图案化光致抗蚀剂的装置可以包括图5中的制造设备的一个或多个部件。
该设备还包括用于基于光致抗蚀剂层来蚀刻半导体器件的各部分以暴露互连层的装置。例如，用于蚀刻半导体器件的各部分的装置可以包括图5中的制造设备的一个或多个部件。
该设备还包括用于在互连层上沉积电阻式存储器器件的底部电极的装置。底部电极包括钴钨磷(CoWP)。例如，用于沉积底部电极的装置可以包括图2C的酸槽150和/或图5中的制造设备的一个或多个部件。
本领域技术人员将进一步了解，结合本文中公开的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可以被实现为电子硬件、计算机软件、或两者的组合。上面已经在其功能方面一般性地描述了各种说明性部件、块、配置、模块、电路和步骤。这样的功能被实现为硬件还是软件取决于特定应用和施加在整个系统上的设计约束。技术人员可以针对每个特定应用以不同的方式来实现所描述的功能，但是这样的实现决定不应当被解释为导致偏离本公开的范围。
结合本文中公开的实施例描述的方法或算法的步骤可以直接以硬件、以由处理器执行的软件模块、或者以两者的组合来实施。软件模块可以驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可移除磁盘、光盘只读存储器(CD-ROM)、或本领域已知的任何其他形式的存储介质。示例性非暂态(例如有形)存储介质耦合到处理器，使得处理器可以从存储介质读取信息并且向存储介质写入信息。在替代方案中，存储介质可以与处理器成一体。处理器和存储介质可以驻留在专用集成电路(ASIC)中。ASIC可以驻留在计算设备或用户终端中。在替代方案中，处理器和存储介质可以作为分立部件驻留在计算设备或用户终端中。
提供了对所公开的实施例的先前描述以使得本领域技术人员能够制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员将是显而易见的，并且在不脱离本公开的范围的情况下本文中定义的原理可以应用于其他实施例。因此，本公开不旨在限于本文中所示的实施例，而是符合与由所附权利要求限定的原理和新颖特征一致的最宽范围。

Claims (30)

1.一种半导体器件，包括：
导电阻挡层；
互连层；
电介质材料的盖层，在所述互连层与所述导电阻挡层之间，所述盖层的至少一部分与所述互连层接触；以及
电阻式存储器器件的电极，所述电极介于所述互连层与所述导电阻挡层之间，所述电极包括钴钨磷(CoWP)，其中所述导电阻挡层具有与所述盖层和所述电极的顶表面重叠的第一部分和与所述盖层的侧表面重叠的第二部分，其中所述第二部分垂直于所述第一部分，并且在垂直于所述顶表面的方向上所述第二部分的高度大于所述电极的高度。
2.根据权利要求1所述的半导体器件，其中所述电极使用无电沉积被沉积在所述互连层上。
3.根据权利要求1所述的半导体器件，其中所述互连层和所述电极根据亚40纳米工艺来制造。
4.根据权利要求3所述的半导体器件，其中所述电极的厚度在10nm到30nm之间。
5.根据权利要求1所述的半导体器件，其中所述互连层被包括在所述半导体器件的金属层中。
6.根据权利要求1所述的半导体器件，其中所述电阻式存储器器件包括磁性隧道结(MTJ)元件。
7.根据权利要求1所述的半导体器件，其中所述互连层布置在第一电介质区段与第二电介质区段之间，并且其中所述第一电介质区段和所述第二电介质区段以及所述互连层被包括在所述半导体器件的下部部分中。
8.根据权利要求7所述的半导体器件，还包括在所述盖层上的氧化物层。
9.根据权利要求8所述的半导体器件，其中所述盖层和所述氧化物层的组合厚度等于所述电极的厚度。
10.根据权利要求8所述的半导体器件，其中所述盖层包括碳氮化硅(SiCN)，并且其中所述氧化物层包括二氧化硅(SiO2)。
11.根据权利要求8所述的半导体器件，还包括被蚀刻穿过所述盖层和所述氧化物层的对准标记。
12.根据权利要求1所述的半导体器件，其中所述电极具有实质上均匀的宽度。
13.根据权利要求1所述的半导体器件，其中所述导电阻挡层包括平坦化的导电阻挡层。
14.根据权利要求1所述的半导体器件，其中所述导电阻挡层包括氮化钽(TaN)。
15.根据权利要求1所述的半导体器件，其中所述电极位于所述互连层上并且从所述互连层延伸穿过所述盖层中的开口到所述导电阻挡层，并且其中所述电极与所述盖层中的所述开口的侧壁接触。
16.根据权利要求1所述的半导体器件，其中所述导电阻挡层位于所述电极上。
17.根据权利要求8所述的半导体器件，其中所述导电阻挡层位于所述氧化物层上。
18.根据权利要求1所述的半导体器件，还包括在所述盖层与所述导电阻挡层之间的氧化物层。
19.根据权利要求1所述的半导体器件，还包括在衬底与所述互连层之间的至少一个层。
20.根据权利要求1所述的半导体器件，其中所述电阻式存储器器件包括磁性隧道结(MTJ)，并且其中所述电极的厚度在10nm与30nm之间。
21.根据权利要求1所述的半导体器件，还包括在所述盖层上的氧化物层，所述氧化物层在第一电介质区段和第二电介质区段上方延伸。
22.根据权利要求1所述的半导体器件，其中所述盖层与在所述盖层上的氧化物层的组合厚度等于所述电极的厚度。
23.根据权利要求1所述的半导体器件，其中所述盖层和在所述盖层上的氧化物层分别包括碳氮化硅(SiCN)和二氧化硅(SiO2)。
24.根据权利要求1所述的半导体器件，还包括被蚀刻穿过所述盖层以及穿过在所述盖层上的氧化物层的对准标记。
25.根据权利要求1所述的半导体器件，根据亚14纳米(nm)工艺来制造。
26.根据权利要求1所述的半导体器件，其中所述电极通过使用无电沉积技术和包括钴离子、钨离子和磷离子的酸来被沉积在所述互连层上。
27.一种半导体器件，包括：
电介质材料的盖层，与互连层相邻并且介于所述互连层与导电阻挡层之间；以及
电极，与所述互连层相邻并且介于所述互连层与所述导电阻挡层之间，所述电极包括钴钨磷(CoWP)并且被包括在电阻式存储器器件中，其中所述导电阻挡层具有与所述盖层和所述电极的顶表面重叠的第一部分和与所述盖层的侧表面重叠的第二部分，其中所述第二部分垂直于所述第一部分，并且在垂直于所述顶表面的方向上所述第二部分的高度大于所述电极的高度。
28.根据权利要求27所述的半导体器件，其中所述电极具有实质上均匀的宽度，并且其中所述电阻式存储器器件包括磁性隧道结(MTJ)。
29.根据权利要求27所述的半导体器件，其中所述电极从所述互连层延伸穿过所述盖层中的开口到所述导电阻挡层。
30.根据权利要求27所述的半导体器件，其中所述导电阻挡层包括与氧化物层相邻的氮化钽(TaN)层。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865798B2 (en) 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
US10497682B2 (en) * 2016-01-12 2019-12-03 Apple Inc. Backplane LED integration and functionalization structures
CN108123031B (zh) * 2016-11-30 2021-12-28 中芯国际集成电路制造(上海)有限公司 阻变式存储器及其制造方法
US10355204B2 (en) 2017-03-07 2019-07-16 International Business Machines Corporation Selective growth of seed layer for magneto-resistive random access memory
US10158066B1 (en) * 2017-06-07 2018-12-18 Globalfoundries Singapore Pte. Ltd. Two pass MRAM dummy solution
US10474027B2 (en) * 2017-11-13 2019-11-12 Macronix International Co., Ltd. Method for forming an aligned mask
US10515903B2 (en) 2018-05-18 2019-12-24 International Business Machines Corporation Selective CVD alignment-mark topography assist for non-volatile memory
CN111477738B (zh) * 2019-01-23 2023-05-12 联华电子股份有限公司 一种制作半导体元件的方法
US20220221636A1 (en) * 2021-01-08 2022-07-14 LabForInvention Energy-efficient window coatings transmissible to wireless communication signals and methods of fabricating thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142252A (ja) * 2003-11-05 2005-06-02 Sony Corp アライメントマークの形成方法および半導体装置の製造方法および半導体装置
CN101572246A (zh) * 2008-04-28 2009-11-04 中芯国际集成电路制造(北京)有限公司 电阻存储器、含有电阻存储器的集成电路的制作方法
CN102254916A (zh) * 2010-05-19 2011-11-23 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
US8546151B2 (en) * 2007-02-27 2013-10-01 Renesas Electronics Corporation Method for manufacturing magnetic storage device and magnetic storage device

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245657B1 (en) * 2000-04-03 2001-06-12 Taiwan Semiconductor Manufacturing Company Self-aligned, low contact resistance, via fabrication process
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
US6821324B2 (en) 2002-06-19 2004-11-23 Ramot At Tel-Aviv University Ltd. Cobalt tungsten phosphorus electroless deposition process and materials
JP2005197606A (ja) * 2004-01-09 2005-07-21 Toshiba Corp 半導体装置およびその製造方法
US20050181226A1 (en) * 2004-01-26 2005-08-18 Applied Materials, Inc. Method and apparatus for selectively changing thin film composition during electroless deposition in a single chamber
US20060022286A1 (en) * 2004-07-30 2006-02-02 Rainer Leuschner Ferromagnetic liner for conductive lines of magnetic memory cells
US7087972B1 (en) * 2005-01-31 2006-08-08 Freescale Semiconductor, Inc. Magnetoelectronic devices utilizing protective capping layers and methods of fabricating the same
JP4900239B2 (ja) * 2005-02-18 2012-03-21 日本電気株式会社 有機シリコン系膜の形成方法、当該有機シリコン系膜を有する半導体装置及びその製造方法
US20060276034A1 (en) * 2005-06-06 2006-12-07 Philippe Blanchard Forming via contacts in MRAM cells
WO2007032261A1 (ja) * 2005-09-13 2007-03-22 Nec Corporation 多孔質絶縁膜の形成方法および半導体装置
US20070080426A1 (en) * 2005-10-11 2007-04-12 Texas Instruments Incorporated Single lithography-step planar metal-insulator-metal capacitor and resistor
US8183551B2 (en) 2005-11-03 2012-05-22 Agale Logic, Inc. Multi-terminal phase change devices
US7923384B2 (en) * 2005-11-24 2011-04-12 Nec Corporation Formation method of porous insulating film, manufacturing apparatus of semiconductor device, manufacturing method of semiconductor device, and semiconductor device
US7880249B2 (en) * 2005-11-30 2011-02-01 Magic Technologies, Inc. Spacer structure in MRAM cell and method of its fabrication
US20070184652A1 (en) * 2006-02-07 2007-08-09 Texas Instruments, Incorporated Method for preparing a metal feature surface prior to electroless metal deposition
JP5168142B2 (ja) * 2006-05-17 2013-03-21 日本電気株式会社 半導体装置
US8542524B2 (en) * 2007-02-12 2013-09-24 Avalanche Technology, Inc. Magnetic random access memory (MRAM) manufacturing process for a small magnetic tunnel junction (MTJ) design with a low programming current requirement
US7888798B2 (en) * 2007-05-16 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor devices including interlayer conductive contacts and methods of forming the same
TWI336925B (en) 2007-05-31 2011-02-01 Ind Tech Res Inst Phase-change memory cell structures and methods for fabricating the same
US7968462B1 (en) 2007-11-08 2011-06-28 Intermolecular, Inc. Noble metal activation layer
US9136463B2 (en) * 2007-11-20 2015-09-15 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US7671355B2 (en) 2008-03-24 2010-03-02 United Microelectronics Corp. Method of fabricating a phase change memory and phase change memory
JP5554951B2 (ja) * 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7884433B2 (en) * 2008-10-31 2011-02-08 Magic Technologies, Inc. High density spin-transfer torque MRAM process
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
JP2011100775A (ja) * 2009-11-04 2011-05-19 Renesas Electronics Corp 半導体装置およびその製造方法
US8912012B2 (en) * 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
JP5521544B2 (ja) * 2009-12-25 2014-06-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US8198124B2 (en) * 2010-01-05 2012-06-12 Micron Technology, Inc. Methods of self-aligned growth of chalcogenide memory access device
JP5864095B2 (ja) * 2010-02-18 2016-02-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011233618A (ja) 2010-04-26 2011-11-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP5671253B2 (ja) * 2010-05-07 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5783174B2 (ja) * 2010-06-16 2015-09-24 日本電気株式会社 半導体装置及びその動作方法
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
JP2012043977A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2012069630A (ja) * 2010-09-22 2012-04-05 Renesas Electronics Corp 半導体装置およびその製造方法
US8258027B2 (en) * 2010-11-08 2012-09-04 Northrop Grumman Systems Corporation Method for integrating SONOS non-volatile memory into a standard CMOS foundry process flow
JP2012164704A (ja) 2011-02-03 2012-08-30 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US8431923B2 (en) 2011-02-07 2013-04-30 Micron Technology, Inc. Semiconductor structure and semiconductor device including a diode structure and methods of forming same
US8709956B2 (en) * 2011-08-01 2014-04-29 Avalanche Technology Inc. MRAM with sidewall protection and method of fabrication
US8610099B2 (en) * 2011-08-15 2013-12-17 Unity Semiconductor Corporation Planar resistive memory integration
US9048415B2 (en) 2012-01-11 2015-06-02 Micron Technology, Inc. Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods
JP5904866B2 (ja) * 2012-05-08 2016-04-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8790935B1 (en) * 2012-10-22 2014-07-29 Everspin Technologies, Inc. Method of manufacturing a magnetoresistive-based device with via integration
KR101684916B1 (ko) * 2012-11-02 2016-12-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9171782B2 (en) * 2013-08-06 2015-10-27 Qualcomm Incorporated Stacked redistribution layers on die
KR102122593B1 (ko) * 2013-10-22 2020-06-15 삼성전자주식회사 반도체 소자
US9406875B2 (en) 2013-12-17 2016-08-02 Qualcomm Incorporated MRAM integration techniques for technology scaling
US9318696B2 (en) * 2014-03-03 2016-04-19 Qualcomm Incorporated Self-aligned top contact for MRAM fabrication
US9299745B2 (en) * 2014-05-08 2016-03-29 GlobalFoundries, Inc. Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same
US10163792B2 (en) * 2014-07-28 2018-12-25 Qualcomm Incorporated Semiconductor device having an airgap defined at least partially by a protective structure
US9553129B2 (en) * 2014-09-25 2017-01-24 Globalfoundries Singapore Pte. Ltd. Magnetic tunnel junction stack alignment scheme
US9548333B2 (en) 2014-09-25 2017-01-17 Qualcomm Incorporated MRAM integration with low-K inter-metal dielectric for reduced parasitic capacitance
US9865798B2 (en) 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142252A (ja) * 2003-11-05 2005-06-02 Sony Corp アライメントマークの形成方法および半導体装置の製造方法および半導体装置
US8546151B2 (en) * 2007-02-27 2013-10-01 Renesas Electronics Corporation Method for manufacturing magnetic storage device and magnetic storage device
CN101572246A (zh) * 2008-04-28 2009-11-04 中芯国际集成电路制造(北京)有限公司 电阻存储器、含有电阻存储器的集成电路的制作方法
CN102254916A (zh) * 2010-05-19 2011-11-23 瑞萨电子株式会社 半导体器件和制造半导体器件的方法

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