CN104009458A - 用于电过应力/电涌/iec的钳位电路和装置 - Google Patents
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Abstract
除了其他方面，本专利申请讨论用于集成电路的保护方法和装置。在一个实例中，保护电路免受瞬态电事件损坏的装置可包括被配置为在瞬态事件期间将电路端子连接到参考电位的保护晶体管，以及串联连接在所述端子和所述保护晶体管的控制节点之间的一个或多个二极管，所述一个或多个二极管被配置为在所述端子的预定电压下触发所述保护晶体管。在一些实例中，所述装置不包括连接在所述保护晶体管的所述控制节点和所述参考电位之间的钳位二极管。
Description
技术领域
除了其他方面，本专利申请讨论用于集成电路的保护方法和装置。
背景技术
在ESD事件期间，大电流可流过集成电路(IC)，可能对IC造成损坏。半导体器件通常在输入垫片和实际器件之间具有极小量的串联电阻。当输入垫片包含大量的静电电荷时，缺乏与半导体器件相连的串联电阻会使大量静电电荷仅在极短时间内通过电路，从而导致极大的电压瞬变。此类静电放电已在近年来经证实成为造成大量半导体器件以及包含所述半导体器件的集成电路出现故障的主要原因。为避免此类损坏，添加ESD保护电路。此类电路可消耗大量管芯空间。
发明内容
除了其他方面，本专利申请讨论用于集成电路的保护方法和装置。在一个例子中，保护电路免受瞬态电事件损坏的装置可包括被配置为在瞬态事件期间将电路端子连接到参考电位的保护晶体管，以及串联连接在所述端子和保护晶体管的控制节点之间的一个或多个二极管，所述一个或多个二极管被配置为在端子的预定电压下触发保护晶体管。在一些例子中，所述装置不包括连接在保护晶体管的控制节点和参考电位之间的钳位二极管。
一种保护电路，包括：并联连接在第一端子和第二端子之间的多个保护子电路，所述第二端子被配置为连接到参考电压；以及其中每个保护子电路包括：被配置为在所述瞬态事件期间将所述电路端子连接到参考电位的保护晶体管；串联连接在所述端子和所述保护晶体管的控制节点之间的一个或多个二极管，所述一个或多个二极管被配置为在所述端子的预定电压下触发所述保护晶体管；以及其中每个保护子电路不包括连接在所述保护晶体管的所述控制节点和所述第二端子之间的钳位二极管。
此概述旨在提供本专利申请的主题的非排他性发明内容。其并非要提供本发明的排他或穷举性说明。包括具体实施方式以提供关于本专利申请的更多信息。
附图说明
附图未必按比例绘制，在附图中，类似的数字可描述不同视图中的类似组件。带有不同字母后缀的类似数字可表示类似组件的不同情形。附图总体上以举例的方式而非限制方式示出了本申请中所讨论的各种实施例。
图1总体上示出了示例性保护电路；
图2总体上示出了包括三个保护晶体管的示例性保护电路；
图3示出了示例性保护电路的模拟。
具体实施方式
本发明的发明人已认识到用于从电过应力(electrical over-stress)(EOS)事件、电涌事件和静电放电(ESD)事件转移能量的优质可扩展保护电路。图1总体上示出了示例性保护电路100，其包括串联连接在集成电路(IC)的端子或垫片(PAD)103和保护晶体管的102的控制节点之间的一个或多个二极管，例如齐纳二极管101。保护晶体管的切换端子可连接在IC垫片103和IC的参考电位（接地/基板）104（例如接地）之间。在某些例子中，所述IC可包括保护电路100。所述一个或多个串联连接的齐纳二极管101可被配置为提供特定触发电压，使得当在垫片103处接收到高于触发电压的瞬态电压时，保护晶体管102可打开或从高阻抗状态切换为低阻抗状态。保护晶体管102的低阻抗状态可转移在垫片103处接收到的瞬态能量，并防止该能量损坏连接到垫片103的其他电路或IC的其他电路。
触发电压可进行设定并可通过连接在垫片103和保护晶体管102的控制栅之间的二极管101的数量和类型来确定。在一个例子中，具有串联堆叠在垫片103和保护晶体管102的控制栅之间的6个6.5伏齐纳二极管101的保护电路100可在垫片103处提供约39伏的触发电压。这样，当垫片103处的电压超过约39伏时，保护晶体管102会开始将电流从垫片103传导至接地104，以保护连接到垫片103的其他电路。又如，串联堆叠在垫片和保护晶体管的控制栅之间的5个6.5伏齐纳二极管可在垫片处提供约33伏的触发电压。在某些例子中，一个或多个二极管101的选择可确定触发电压，并且还可确定对于低压和高压栅氧化层技术而言栅氧化层击穿的安全工作区内的栅电压。
在某些例子中，保护电路100可包括任选的连接到保护晶体管102的控制节点的下拉电阻器105。下拉晶体管105可在包括保护电路100的IC正常工作期间下拉保护晶体管102的控制节点上的电压。
在某些例子中，保护电路100不包括连接在保护晶体管102的控制节点和参考电位104之间的钳位二极管。在某些例子中，保护晶体管102可包括但不限于场效应晶体管(FET)。在某些例子中，没有硅化物漏极的FET可用于提供镇流电阻。在某些例子中，没有硅化物漏极或硅化物排除漏极(silicideexcluded drain)的FET可有助于允许保护电流100为多个保护电路分支所共享。在某些例子中，使用保护FET的示例性保护电路100不包括连接到漏极的电阻器，因为这样做的话，如果在整个电阻器上的电压降变得显著时可能起不到保护电路的作用。
在某些例子中，示例性保护电路100可支持无泄漏电流最高至垫片处的特定非触发电压。在某些例子中，保护电路100可处理100伏EOS/电涌事件，IEC6100-4-5脉冲为1.2微秒/50微秒，输出阻抗为2?。在某些例子中，保护电路100能够处理针对IEC61000-4-2系统级别ESD的8千伏接触放电和15千伏空气放电。
图2总体上示出了包括三个保护晶体管202A、202B、202C（例如NMOS晶体管）的示例性保护电路210。虽然使用单个保护晶体管可以提供相同的保护，但是将瞬态电流转移穿过多个保护晶体管可显著减少保护电路210的占有面积，因为可使用较小的保护晶体管。另外，因为保护电路210的器件可在芯片上集成为靠近彼此，所以保护电路210的对应器件可具有几乎相同的电特性，因而即使保护电路210的每个分支独立地反应，各器件也可对触发电压同时作出反应。在一些例子中，保护晶体管可包括横向散布的MOS晶体管。应当理解，虽然示出的例子被配置为用NMOS晶体管，但是保护电路的补充布置方式可被配置为用PMOS晶体管。
图3示出了示例性保护电路的模拟。顶部图线301示出包括示例性保护电路的IC的垫片处接收到的瞬态电压波形。中间图线302示出了保护晶体管的控制节点电压。底部图线303示出了保护晶体管的电流。
附加说明
在实例1中，保护电路免受瞬态电事件损坏的装置可包括被配置为在瞬态事件期间将电路端子连接到参考电位的保护晶体管，串联连接在所述端子和保护晶体管的控制节点之间的一个或多个二极管，所述一个或多个二极管被配置为在预定的端子电压下触发保护晶体管，并且其中所述装置不包括连接在保护晶体管的控制节点和参考电位之间的钳位二极管。
在实例2中，实例1的装置可任选地包括连接到保护晶体管的控制栅的电阻器。
在实例3中，将实例1-2的任何一者或多者的一个或多个二极管中的一个任选地设置在基板上，且所述一个二极管的阴极到基板的击穿电压可大于预定电压。
在实例4中，实例1-3的任何一者或多者的保护晶体管任选地包括NMOS晶体管。
在实例5中，将实例1-4的任何一者或多者的NMOS晶体管的漏极端子任选地直接连接到所述端子。
在实例6中，将实例1-5的任何一者或多者的NMOS晶体管任选地设置在基板上，且该NMOS晶体管的漏极到基板的击穿电压可大于预定电压。
在实例7中，保护电路可包括并联连接在第一端子和第二端子之间的多个保护子电路，所述第二端子被配置为连接到参考电压，并且其中每个保护子电路可包括被配置为在瞬态事件期间将电路端子连接到参考电位的保护晶体管，串联连接在所述端子和保护晶体管的控制节点之间的一个或多个二极管，所述一个或多个二极管被配置为在预定的端子电压下触发保护晶体管，并且其中每个保护子电路不包括连接在保护晶体管的控制节点和第二端子之间的钳位二极管。
在实例8中，实例1-7的任何一者或多者的每个保护晶体管任选地包括被配置为提供镇流电阻的硅化物排除漏极。
在实例9中，实例1-8的任何一者或多者的保护电路任选地包括连接到每个保护晶体管的每个控制栅的电阻器。
在实例10中，将实例1-9的任何一者或多者的每个保护子电路的一个或多个二极管中的一个二极管任选地设置在基板上，且所述一个二极管的阴极到基板的击穿电压可大于预定电压。
在实例11中，实例1-10的任何一者或多者的每个保护晶体管任选地包括NMOS晶体管。
在实例12中，将实例1-11的任何一者或多者的NMOS晶体管中每一个的漏极端子任选地直接连接到第一端子。
在实例13中，将实例1-12的任何一者或多者的每个NMOS晶体管任选地设置在基板上，且每个NMOS晶体管的漏极到基板的击穿电压可大于预定电压。
上述具体实施方式包括对附图的参照，所述附图构成具体实施方式的一部分。附图以举例说明的方式示出了可实施本发明的具体实施例。这些实施例在本文中也称为“实例”。本申请中提及的所有出版物、专利和专利文件全文均以引用方式并入本文，如同以引用方式单独并入一样。如果本文与以引用方式并入的那些文件的用法相矛盾，则所并入的参考文献中的用法应视为对本文的补充；对于不可调和的矛盾，则以本文的用法为准。
在本文中，术语“一个”或“一种”的使用与如专利文件所通用，包括一个或不止一个，而与“至少一个”或“一个或多个”的任何其他情况或使用无关。在本文中，除非另外指明，否则术语“或”用于表示非排他性的，使得“A或B”包括“A而非B”、“B而非A”和“A和B”。在所附权利要求书中，术语“包括”(including)和“其中”(in which)用作相应术语“包括”(comprising)和“其中”(wherein)的简明英语等效词。此外，在下列权利要求书中，术语“包括”(including)和“包括”(comprising)是开放式的，也就是说，权利要求中包括除列于此类术语后面的那些特征外的特征的系统、装置、制品或方法仍然被视为在该权利要求的范围内。此外，在以下权利要求书中，术语“第一”、“第二”和“第三”等仅仅用作标号，并非旨在强加数字要求于它们的对象。
上述说明书旨在示例而非限制。例如，上述实例（或其一个或多个方面）可彼此结合使用。其他实施例可例如由本领域的普通技术人员在审阅上述说明书之后使用。另外，在上述具体实施方式中，各种特征可以组合在一起而使公开内容简化。这不应解释成目的是使不受权利要求书保护的公开特征对任何权利要求必不可少。相反，本发明的主题可体现在少于具体公开的实施例的所有特征上。因此，以下权利要求书据此并入具体实施方式中，其中每项权利要求作为单独的实施例独立存在。本发明的范围应结合所附权利要求书以及此类权利要求书有权益要求的等同物的全部范围来确定。
Claims (13)
1.一种保护电路免受瞬态电事件损坏的装置，所述装置包括：
被配置为在所述瞬态事件期间将所述电路端子连接到参考电位的保护晶体管；
以及串联连接在所述端子和所述保护晶体管的控制节点之间的一个或多个二极管，所述一个或多个二极管被配置为在所述端子的预定电压下触发所述保护晶体管；
其中所述装置不包括连接在所述保护晶体管的所述控制节点和所述参考电位之间的钳位二极管。
2.根据权利要求1所述的装置，包括连接到所述保护晶体管的控制栅的电阻器。
3.根据权利要求1所述的装置，其中所述一个或多个二极管中的一个设置在基板上；以及
其中所述一个二极管的阴极到基板的击穿电压大于所述预定电压。
4.根据权利要求1所述的装置，其中所述保护晶体管包括NMOS晶体管。
5.根据权利要求4所述的装置，其中所述NMOS晶体管的漏极端子直接连接到所述端子。
6.根据权利要求4所述的装置，其中所述NMOS晶体管设置在基板上；以及
其中所述NMOS晶体管的漏极到基板的击穿电压大于所述预定电压。
7.一种保护电路，包括：
并联连接在第一端子和第二端子之间的多个保护子电路，所述第二端子被配置为连接到参考电压；以及
其中每个保护子电路包括：
被配置为在所述瞬态事件期间将所述电路端子连接到参考电位的保护晶体管；
串联连接在所述端子和所述保护晶体管的控制节点之间的一个或多个二极管，所述一个或多个二极管被配置为在所述端子的预定电压下触发所述保护晶体管；以及
其中每个保护子电路不包括连接在所述保护晶体管的所述控制节点和所述第二端子之间的钳位二极管。
8.根据权利要求7所述的保护电路，其中每个保护晶体管包括被配置为提供镇流电阻的硅化物排除漏极。
9.根据权利要求7所述的保护电路，包括连接到每个保护晶体管的每个控制栅的电阻器。
10.根据权利要求7所述的保护电路，其中每个保护子电路的所述一个或多个二极管中的一个二极管设置在基板上；以及
其中所述一个二极管的阴极到基板的击穿电压大于所述预定电压。
11.根据权利要求7所述的保护电路，其中每个保护晶体管包括NMOS晶体管。
12.根据权利要求11所述的保护电路，其中所述NMOS晶体管中每一个的漏极端子直接连接到所述第一端子。
13.根据权利要求7所述的保护电路，其中每个NMOS晶体管设置在基板上；以及
其中每个NMOS晶体管的漏极到基板的击穿电压大于所述预定电压。
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