CN110212507A - 浪涌保护电路 - Google Patents

Abstract

本申请提供的一种浪涌保护电路，包括：第一检测单元，用于接收输入端输出的输入电压，并检测输入电压是否大于钳位电压，若输入电压大于所述钳位电压，则第一检测单元输出第一检测信号；与第一检测单元相连的第二检测单元，用于接收第一检测信号，并根据第一检测信号和参考电压之间的比值，输出第二检测信号；与第二检测单元相连的驱动单元，用于接收第二检测信号，并对所接收到的第二检测信号进行反相放大，输出反相放大后的第二检测信号；与驱动单元相连的浪涌泄放单元，用于接收驱动单元输出的反相放大后的第二检测信号，并根据反相放大后的第二检测信号对输入电压进行泄放，增强了浪涌管对浪涌电压的泄放能力，降低了对输入端的钳位电压。

Description

浪涌保护电路

技术领域

本发明涉及集成电路技术领域，具体涉及一种浪涌保护电路。

背景技术

浪涌电压是超出正常电压的瞬间过电压，一般指电网中出现的短时间像“浪”一样的高电压引起的大电流。浪涌电压的产生原因主要有雷击、电网上的大型负荷接通或断开等。浪涌电压可能会造成计算机及各种硬件设备的损坏、电源设备的损坏、电子设备运行不稳定及老化加速。

为了保证各种硬件设备、电子设备安全可靠运行，延长其使用寿命，需要在各种硬件设备、电子设备的端口增设浪涌保护装置，对浪涌电压及时进行泄放，避免各种硬件设备、电子设备遭受浪涌电压的破坏，以保证各种硬件设备、电子设备的安全可靠运行。

现有技术中，应用于集成芯片中的浪涌保护电路通常通过一个浪涌管作为浪涌电压的泄放通道，使得在电路输入端口上的浪涌电压超出预设值时，浪涌管导通，对浪涌电压进行泄放，以实现对各种硬件设备、电子设备的保护。但是在浪涌管对浪涌电压泄放过程中，浪涌管的泄放能力与浪涌管的开启速度有关，浪涌管开启速度越快对浪涌泄放能力越强。决定浪涌管开启速度的是浪涌管接收到的开启电压，而浪涌管接收到的开启电压跟随输入电压的变化而变化。当浪涌电压较低时，浪涌管所接收到的开启电压较小，导致了浪涌管的开启速度较慢以及浪涌管的泄放通道较窄，以至于浪涌管对浪涌电压的泄放能力较弱，对输入端的钳位电压较高。

发明内容

基于上述现有技术的不足，本发明提出了一种浪涌保护电路，以实现当浪涌电压较低时，提高浪涌保护电路的泄放能力，以降低对输入端的钳位电压。

为实现上述目的，本发明实施例提供如下技术方案：

本发明公开了一种浪涌保护电路，包括：

第一检测单元，用于接收输入端输出的输入电压，并检测所述输入电压是否大于钳位电压，若所述输入电压大于所述钳位电压，则所述第一检测单元输出第一检测信号；

与所述第一检测单元相连的第二检测单元，用于接收所述第一检测单元输出的第一检测信号，并根据所述第一检测信号和参考电压之间的比值，输出第二检测信号；

与所述第二检测单元相连的驱动单元，用于接收所述第二检测信号，并对所接收到的所述第二检测信号进行反相放大，输出反相放大后的第二检测信号；

与所述驱动单元相连的浪涌泄放单元，用于接收所述驱动单元输出的所述反相放大后的第二检测信号，并根据所述反相放大后的第二检测信号对所述输入电压进行泄放。

可选地，上述的浪涌保护电路中，所述第一检测单元包括：

稳压电路、第一电阻以及第二电阻；其中：

所述稳压电路的输入端接收所述输入端输出的输入电压，所述稳压电路的输出端与所述第一电阻的一端相连；

所述第一电阻的另一端通过所述第二电阻接地；

其中，所述稳压电路的输入端作为所述第一检测单元的输入端，接收所述输入电压；所述第一电阻与所述第二电阻的公共端作为所述第一检测单元的输出端，输出所述第一检测信号。

可选地，上述的浪涌保护电路中，所述稳压电路包括：

至少一个稳压二极管，用于产生所述钳位电压；其中，多个所述稳压二极管的连接的方式为：串联；所述串联包括：所述稳压二极管的阳极与相邻所述稳压二极管的阴极串联或者所述稳压二极管的阴极与相邻所述稳压二极管的阳极串联。

可选地，上述的浪涌保护电路中，所述第二检测单元，包括：

比较器以及第一反相器；其中：

所述比较器的同相输入端接收所述第一检测信号，反相输入端接收所述参考电压，所述比较器的输出端输出比较信号；其中，所述参考电压包括：第一参考电压和第二参考电压；所述第一参考电压大于所述第二参考电压；

所述第一反相器的输入端与所述比较器的输出端相连，接收所述比较器输出的比较信号，所述第一反相器的输出端作为所述第二检测单元的输出端口，输出所述反相放大后的第二检测信号；其中，所述反相放大后的第二检测信号与所述比较信号互为反相信号。

可选地，上述的浪涌保护电路中，所述比较器包括：

电流源，均为NMOS晶体管的第一晶体管、第二晶体管、第三晶体管、第六晶体管、第七晶体管、第八晶体管以及第九晶体管，均为PMOS晶体管的第四晶体管、第五晶体管以及第十晶体管；

其中，所述电流源的一端与供电电源相连，接收所述供电电源输出的供电电压，所述电流源的另一端与所述第一晶体管的第二端相连；

所述第一晶体管的第一端接地，所述第一晶体管的控制端分别与其第二端和所述第八晶体管的控制端相连；

所述第八晶体管的第一端接地，所述第八晶体管的第二端分别与所述第六晶体管的第一端和所述第七晶体管的第一端相连；

所述第六晶体管的控制端分别与所述第二晶体管的第一端和所述第三晶体管的第一端相连，所述第六晶体管的第二端与所述第四晶体管的第二端相连；

所述第二晶体管的控制端接收所述第二检测信号，所述第二晶体管的第二端接收所述第一参考电压；

所述第三晶体管的控制端接收所述比较信号，所述第三晶体管的第二端接收所述第二参考电压；

所述第四晶体管的控制端分别与其第二端和所述第五晶体管的控制端相连，所述第四晶体管的第一端与所述供电电压相连；

所述第五晶体管的第一端与所述供电电压相连，所述第五晶体管的第二端分别与所述第七晶体管的第二端和所述第十晶体管的控制端相连；

所述第十晶体管的第一端与所述供电电压相连，所述第十晶体管的第二端与所述第九晶体管的第二端相连；

所述第九晶体管的控制端与所述第八晶体管的控制端相连，所述第九晶体管的第一端接地；

所述第七晶体管的控制端作为所述比较器的同相输入端，接收所述第一检测信号；

所述第九晶体管和所述第十晶体管的公共端作为所述比较器的输出端，输出所述比较信号。

可选地，上述的浪涌保护电路中，所述驱动单元包括：

第二反相器、第三反相器以及第四反相器；其中：

所述第二反相器的输入端接收所述第二检测信号，所述第二反相器的输出端与所述第三反相器的输入端相连；

所述第三反相器的输出端与所述第四反相器的输入端相连，所述第四反相器的输出端作为所述驱动电路的输出端口，输出所述放大后的第二检测信号；其中，所述第二反相器、所述第三反相器以及所述第四反相器的宽长比不同。

可选地，上述的浪涌保护电路中，所述第二反相器包括：

为PMOS晶体管的第十一晶体管以及为NMOS晶体管的第十二晶体管；其中：

所述第十一晶体管的控制端与所述第十二晶体管的控制端相连，所述第十一晶体管的第一端与所述供电电压相连，所述第十一晶体管的第二端与所述第十二晶体管的第二端相连；

所述第十二晶体管的第一端接地；

所述第十一晶体管的控制端与所述第十二晶体管的公共端，作为所述第二反相器的输入端；

所述第十一晶体管的第二端与所述第十二晶体管的公共端，作为所述第二反相器的输出端。

可选地，上述的浪涌保护电路中，所述第三反相器包括：

为PMOS晶体管的第十三晶体管以及为NMOS晶体管的第十四晶体管；其中：

所述第十三晶体管的控制端与所述第十四晶体管的控制端相连，所述第十三晶体管的第一端与所述供电电压相连，所述第十三晶体管的第二端与所述第十四晶体管的第二端相连；

所述第十四晶体管的第一端接地；

所述第十三晶体管的控制端与所述第十四晶体管的公共端，作为所述第三反相器的输入端；

所述第十三晶体管的第二端与所述第十四晶体管的公共端，作为所述第三反相器的输出端。

可选地，上述的浪涌保护电路中，所述第四反相器包括：

为PMOS晶体管的第十五晶体管以及为NMOS晶体管的第十六晶体管；其中：

所述第十五晶体管的控制端与所述第十六晶体管的控制端相连，所述第十五晶体管的第一端与所述供电电压相连，所述第十五晶体管的第二端与所述所述第十六晶体管的第二端相连；

所述第十六晶体管的第一端接地；

所述第十五晶体管的控制端与所述第十六晶体管的公共端，作为所述第四反相器的输入端；

所述第十五晶体管的第二端与所述第十六晶体管的公共端，作为所述第四反相器的输出端，输出所述反相放大后的第二检测信号；

其中，所述反相放大后的第二检测信号与所述第二检测信号互为反相关系。

可选地，上述的浪涌保护电路中，所述第二检测单元，包括：

施密特触发器以及第五反相器；其中：

所述施密特触发器的输入端接收所述第一检测信号，所述施密特触发器的输出端与所述第五反相器的输入端相连；

所述第五反相器的输出端作为所述第二检测单元的输出端口，输出所述第二检测信号。

可选地，上述的浪涌保护电路中，所述浪涌泄放单元包括：

开关管，所述开关管的第二端与所述输入端相连，用于接收所述输入电压，所述开关管的控制端用于接收所述反相放大后的第二检测电压，所述开关管的第一端接地。

可选地，上述的浪涌保护电路中，所述浪涌泄放单元包括：

开关管以及第三电阻；其中：

所述开关管的第二端与所述输入端相连，用于接收所述输入电压，所述开关管的控制端用于接收所述反相放大后的第二检测电压，所述开关管的第一端接地；

所述第三电阻的一端与所述开关管的控制端相连，另一端接地。

从上述的技术方案可以看出，本发明提供的浪涌保护电路中，当输入端输出的输入电压大于钳位电压时，第一检测单元输出第一检测信号，第二检测单元接收第一检测单元输出的第一检测信号，并根据第一检测信号与参考电压之间的比值，输出第二检测信号，驱动单元对第二检测信号进行反相放大，输出反相放大后的第二检测信号，浪涌泄放单元依据反相放大后的第二检测信号，对输入端出现的浪涌电压进行泄放，因为驱动单元对第二检测信号进行反相放大，并输出反相放大后的第二检测信号，所以使得浪涌泄放单元在依据反相放大后的第二检测信号对输入端出现的浪涌电压进行泄放时，使得浪涌泄放单元中的浪涌管的工作在饱和区，进而增强了浪涌管对浪涌电压的泄放能力，降低了对输入端的钳位电压。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1现有的浪涌保护电路的电路图；

图2为现有的浪涌保护电路的仿真结果图；

图3为本申请实施例公开的一种浪涌保护电路的结构图；

图4为本申请实施例公开的一种浪涌保护电路的电路图；

图5为本申请实施例公开的另一种浪涌保护电路的电路图；

图6为本申请实施例公开的一种浪涌保护电路的电路图；

图7为本申请实施例公开的一种浪涌保护电路的仿真结果图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

现有技术中，应用于集成电路中的浪涌保护电路，如图1所示，包括稳压电路101、电阻R1以及开关管M1。稳压电路101的输入端接收输入端输出的输入电压VIN，稳压电路101的输出端通过电阻R1接地GND。开关管M1的漏极接收输入端输出的输入电压VIN，开关管M1的源极接地，开关管M1的栅极与稳压电路101的输出端口相连。其中，稳压电路101包括了多个第一稳压二极管Z1，多个第一稳压二极管Z1的连接方式为串联。具体的，多个第一稳压二极管Z1的连接方式为第一稳压二极管Z1的阳极与相邻的第一稳压二极管Z1的阴极相连的串联。其中，开关管M1为浪涌保护电路中的浪涌管，其一般为NMOS晶体管。

当输入端出现浪涌电压时，也就是说，输入端输出的输入电压VIN为大于稳压电路101的钳位电压的瞬时过电压时。稳压电路101中的第一稳压二极管Z1被击穿导通，输出第一导通电压V1。开关管M1的栅极接收稳压电路101输出的第一导通电压V1，当第一导通电压V1大于开关管M1的阈值电压时，开关管M1导通，对输入端的浪涌电压进行泄流。

需要说明的是，开关管M1接收到的第一导通电压V1为开关管M1接收到的开启电压。

具体的，稳压电路101输出的第一导通电压V1跟随输入端的输入电压VIN的变化而变化。当第一导通电压V1达到开关管M1的阈值电压时，开关管M1才会导通，但是，第一导通电压V1达到开关管M1的阈值电压是一个较为缓慢的过程。当输入端出现的浪涌电压不够大时，稳压电路101输出的第一导通电压V1的值也不够大，可能无法达到开关管M1的阈值电压，进而导致开关管M1无法正常开启，也无法对输入端出现的浪涌电压进行泄放。

再者，开关管M1对浪涌电压的泄放能力，与开关管M1的栅源电压和阈值电压有关。依据公式：Ids＝(VGS-Vthn)²，可知，开关管M1的栅源电压VGS和阈值电压Vthn之间的差值越大，开关管M1通过的电流Ids越大，进而对浪涌电压的泄放能力更强。其中，开关管M1的栅源电压等于上述的第一导通电压V1，是跟随输入端输出的输入电压VIN变化的变化值，而开关管M1的阈值电压Vthn为一个固定值。开关管M1通过的电流Ids可以理解成开关管M1对浪涌电压的泄放通道，其中电流Ids越大表示开关管M1对浪涌电压的泄放通道越宽，电流Ids越小表示开关管M1对浪涌电压的泄放通道越窄。

但是，由于开关管M1的阈值电压Vthn为一个固定值，只有当开关管M1接收的第一导通电压V1大于开关管M1的阈值电压后，开关管M1才会开启，实现对浪涌电压进行泄放。但是，由于开关管M1自身特有的线性特征，决定开关管M1工作在线性区还是饱和区均由开关管M1接收到的第一导通电压V1决定。其中，当开关管M1接收到的第一导通电压V1大于自身的阈值电压后，开关管M1工作在线性区。当开关管M1接收到的第一导通电压V1大于阈值电压并达到一定值时，开关管M1工作在饱和区。

需要说明的是，开关管M1工作在线性区和饱和区的区别是：工作在线性区的开关管M1对浪涌电压的泄放能力比工作在饱和区的弱。因为，同样依据公式：Ids＝(VGS-Vthn)²，开关管M1泄放浪涌电压的能力与公式中的Ids参数有关，参数Ids越大表示开关管M1通过的电流越大，也就意味着开关管M1对浪涌电压的泄放能力更强。

而现有的浪涌保护电路中，开关管M1工作状态由接收到的第一导通电压V1决定，当第一导通电压V1没有达到使开关管M1处于饱和区的电压时，开关管M1工作在线性区，工作在线性区的开关管M1对浪涌电压的泄放能力较弱。

对此，本申请提供了一种浪涌保护电路，用于实现当输入端出现浪涌电压时，可以使得浪涌保护电路中的开关管M1处于饱和区工作，增强了浪涌保护电路对浪涌电压的泄放能力，以降低对浪涌电压的钳位值。

下面以图1中的浪涌保护电路的仿真结果，参阅图2，对图1中的浪涌保护电路中的开关管泄放浪涌能力的情况作进一步说明。当浪涌保护电路接收的输入电压超过37V时，浪涌保护电路中的开关管导通。具体的，开关管的栅极电压抬高，以使得开关管导通泄放浪涌电流。浪涌保护电路对输入电压VIN的钳位电压最高值为38.675V。

需要说明的是，开关管就是浪涌保护电路中的浪涌管，用于泄放浪涌能量。

针对上述现有的浪涌保护电路存在的，当输入端出现的浪涌电压过小浪涌保护电路对浪涌电压泄放能力较弱以及对输入端的浪涌电压钳位电压较高的问题，本申请实施例提供一种浪涌保护电路，以实现当输入端出现浪涌电压时，可以使得浪涌保护电路中的开关管M1处于饱和区工作，增强浪涌保护电路对浪涌电压的泄放能力，降低对浪涌电压的钳位值。

请参考图3，本申请实施例公开的一种浪涌保护电路，包括：

第一检测单元301，用于接收输入端输出的输入电压，并检测所述输入电压是否大于钳位电压，若所述输入电压大于所述钳位电压，则所述第一检测单元输出第一检测信号。

需要说明的是，上述输入端为浪涌保护电路接收输入电压的的端口，也是与浪涌保护电路相连接的工作电路的接收输入电压的端口。

还需要进一步说明的是，第一检测单元301所输出的第一检测信号可以为电压信号。其中，第一检测信号的变化跟随输入电压的变化而变化。具体的，当输入电压大于钳位电压，第一检测单元301输出第一检测信号，如若输入电压还不断增大，则第一检测信号跟随输入电压的增大而增大，如若输入电压减小，则第一检测信号跟随输入电压的减小而减小。其中，钳位电压是由浪涌保护电路中所有稳压二极管产生的电压。

可选地，参见图4，在本申请的另一实施例中，第一检测单元401的一种实施方式，包括：

稳压电路4011、第一电阻R1以及第二电阻R2。其中：

所述稳压电路4011的输入端接收所述输入端输出的输入电压VIN，所述稳压电路4011的输出端与所述第一电阻R1的一端相连。

所述第一电阻R1的另一端通过所述第二电阻R2接地。

其中，所述稳压电路4011的输入端作为所述第一检测单元401的输入端，接收所述输入电压VIN；所述第一电阻R1与所述第二电阻R2的公共端作为所述第一检测单元401的输出端，输出所述第一检测信号V1。

需要说明的是，当稳压电路4011的输入端接收到的输入电压VIN大于稳压电路4011自身的钳位电压时，稳压电路4011中的稳压二极管Z1被反相击穿，稳压电路4011中有电流通过。进一步的，一端与稳压电路4011相连的第一电阻R1中有电流经过，第一电阻R1远离稳压电路4011的一端产生第一检测信号V1，并输出第一检测信号V1。其中，第一检测信号V1为第一电阻R1与第二电阻R2公共端节点的电压信号。

可选地，同样参见图4，在本申请的另一实施例中，稳压电路4011的一种实施方式，包括：

至少一个稳压二极管Z1，用于产生所述钳位电压。

其中，多个所述稳压二极管Z1的连接的方式为：串联。

所述串联包括：所述稳压二极管Z1的阳极与相邻所述稳压二极管Z1的阴极串联或者所述稳压二极管Z1的阴极与相邻所述稳压二极管Z1的阳极串联。

需要说明的是，稳压电路4011中至少包括一个稳压二极管Z1，用于产生钳位电压。钳位电压的大小与稳压电路4011中串联的稳压二极管Z1的个数有关，稳压电路4011中串联的稳压二极管Z1个数越多，稳压电路4011的钳位电压值越大。

还需要进一步说明的是，稳压电路4011的钳位电压值的设置与浪涌保护电路接收到的浪涌电压为何值时，浪涌保护电路开始泄放浪涌电压有关，稳压电路4011的钳位电压值的设置需要考虑浪涌保护电路的应用条件。

再者，稳压电路4011中稳压二极管Z1连接的方式为串联。具体的，串联的方式为：稳压二极管Z1的阳极与相邻稳压二极管Z1的阴极串联或者稳压二极管Z1的阴极与相邻所述稳压二极管Z1的阳极串联。

需要说明的是，稳压电路4011中稳压二极管Z1的串联方式，并不仅限于上述提供的串联方式，在满足使用条件的基础之上，稳压电路4011中的稳压二极管Z1还可以设置成其他串联方式。

与所述第一检测单元301相连的第二检测单元302，用于接收所述第一检测单元301输出的第一检测信号，并根据所述第一检测信号和参考电压之间的比值，输出第二检测信号。

需要说明的是，参考电压为第二检测单元302中比较器的参考电压，包括了第一参考电压和第二参考电压。主要用于依据第一检测单元301输出的第一检测信号的变化，确定第二检测单元302输出的第二检测信号。其中，如若第一检测单元301输出的第一检测信号的变化值为从低到高上升，且第一检测信号的值大于参考电压中的第一参考电压，则第二检测单元302所输出的第二检测信号为低电平信号。如若第一检测单元301输出的第二检测信号的变化值为从高到低下降，且第一检测信号的值小于参考电压中的第二参考电压，则第二检测单元302所输出的第二检测信号为高电平信号。

可选地，参见图4，在本申请的另一实施例中，第二检测单元402的一种实施方式，包括：

比较器COMP以及第一反相器I1。其中：

所述比较器COMP的同相输入端接收所述第一检测信号V1，反相输入端接收所述参考电压VREF，所述比较器COMP的输出端输出比较信号OUTB；其中，所述参考电压VREF包括：第一参考电压VREFH和第二参考电压VREFL；所述第一参考电压VREFH大于所述第二参考电压VREFL。

所述第一反相器I1的输入端与所述比较器COMP的输出端相连，接收所述比较器COMP输出的比较信号OUTB，所述第一反相器I1的输出端作为所述第二检测单元402的输出端口，输出所述第二检测信号OUT；其中，所述第二检测信号OUT与所述比较信号OUTB互为反相信号。

需要说明的是，比较器COMP设有第一参考电压VREFH和第二参考电压VREFL，比较器COMP依据比较器COMP输出的比较信号OUTB和第二检测单元402输出的第二检测信号OUT，选择具体使用哪一参考电压。

由于，比较器COMP输出的比较信号OUTB与第二检测单元402输出的第二检测信号OUT为反相关系，所以当第二检测信号OUT为高电平信号，比较信号OUTB为低电平信号时，比较器COMP选择第一参考电压VREFH作为参考电压，用于与比较器COMP的同相输入端接收所述第一检测信号V1进行比较，然后输出比较信号OUTB。

当第二检测信号OUT为低电平信号，比较信号OUTB为高电平信号时，比较器COMP选择第二参考电压VREFL作为参考电压，用于与比较器COMP的同相输入端接收所述第一检测信号V1进行比较，然后输出比较信号OUTB。

还需要说明的是，第二检测单元402在浪涌保护电路中还未开始使用时，存在初始状态，在其初始状态下，第二检测单元402输出的第二检测信号OUT为高电平信号，比较器输出比较信号OUTB为低电平信号。所以当第二检测单元402在第一次使用时，第二检测单元402中比较器COMP会依据第二检测信号OUT为高电平信号，选择对应的第一参考电压VREFH。

可选地，参见图5，在本申请的另一实施例中，比较器COMP501的一种实施方式，包括：

电流源IB，均为NMOS晶体管的第一晶体管M1、第二晶体管M2、第三晶体管M3、第六晶体管M6、第七晶体管M7、第八晶体管M8以及第九晶体管M9，均为PMOS晶体管的第四晶体管M4、第五晶体管M5以及第十晶体管M10。

其中，所述电流源IB的一端与供电电源相连，接收所述供电电源输出的供电电压VDD，所述电流源IB的另一端与所述第一晶体管M1的第二端相连。

所述第一晶体管M1的第一端接地，所述第一晶体管M1的控制端分别与其第二端和所述第八晶体管M8的控制端相连。

所述第八晶体管M8的第一端接地，所述第八晶体管M8的第二端分别与所述第六晶体管M6的第一端和所述第七晶体管M7的第一端相连。

所述第六晶体管M6的控制端分别与所述第二晶体管M2的第一端和所述第三晶体管M3的第一端相连，所述第六晶体管M6的第二端与所述第四晶体管M4的第二端相连。

所述第二晶体管M2的控制端接收所述第二检测信号OUT，所述第二晶体管M2的第二端接收所述第一参考电压VREFH。

所述第三晶体管M3的控制端接收所述比较信号OUTB，所述第三晶体管M3的第二端接收所述第二参考电压VREFL。

所述第四晶体管M4的控制端分别与其第二端和所述第五晶体管M5的控制端相连，所述第四晶体管M5的第一端与所述供电电压VDD相连。

所述第五晶体管M5的第一端与所述供电电压VDD相连，所述第五晶体管M5的第二端分别与所述第七晶体管M7的第二端和所述第十晶体管M10的控制端相连。

所述第十晶体管M10的第一端与所述供电电压VDD相连，所述第十晶体管M10的第二端与所述第九晶体管M9的第二端相连。

所述第九晶体管M9的控制端与所述第八晶体管M8的控制端相连，所述第九晶体管M9的第一端接地。

所述第七晶体管M7的控制端作为所述比较器的同相输入端，接收所述第一检测信号V1。

所述第九晶体管M9和所述第十晶体管M10的公共端作为所述比较器的输出端，输出所述比较信号OUTB。

当输入端出现浪涌电压时，即输入端输出的输入电压VIN为浪涌电压时。第一晶体管M1、第八晶体管M8、第九晶体管M9工作在饱和区，第二晶体管M2、第七晶体管M7、第十晶体管M10工作在线性区，第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6工作在截止区。第九晶体管M9和第十晶体管M10的公共端作为比较器的输出端，输出的比较信号OUTB为供电电压VDD，其中供电电压VDD为高电平信号。

需要说明的是，在本实施例中所提及的晶体管的控制端为晶体管的栅极，第一端为晶体管的源极，第二端为晶体管的漏极，图中的晶体管带有箭头的一端为源极，不带有箭头的一端为漏极。

还需要进一步说明的是，电流源IB为比较器的偏置电流，主要用于给比较器提供偏置电路，以使得比较器中各个元器件正常工作。

仍需要进一步说明的是，输入端输出的输入电压VIN的最大值和比较器的响应时间有关。具体的，比较器的响应时间越短，输入电压VIN的最大值越小。对此，缩短比较器的响应时间，可以减小输入电压VIN的最大值，进一步降低对输入电压VIN的最高钳位电压。其中，增大比较器中电流源IB，使得比较器的偏置电流进一步增大，可以减小比较器的响应时间。

结合图5，对比较器COMP设置第一参考电压VREFH和第二参考电压VREFL作进一步的说明。假设稳压电路4011中含有4个第一稳压二极管，每一个稳压二极管的钳位电压为VZ。依据图5中所示的电路，可知，第一检测电压V1的值为：V1＝(VIN-4×VZ)×R2/(R1+R2)；而第一参考电压VREFH可以设置为：VREFH＜(VIN-4×VZ)×R2/(R1+R2)，第二参考电压VREFL可以设置为：VREFL＞(VIN-4×VZ)×R2/(R1+R2)。其中，公式中的VIN为输入电压。

需要说明的是，上述的第一参考电压VREFH和第二参考电压VREFL的取值仅仅为图5对应的取值，不同浪涌保护电路对第一参考电压VREFH和第二参考电压VREFL的取值的并相同。为了满足不同应用电路场景以及不同使用要求，可以设置不同的第一参考电压VREFH和第二参考电压VREFL，具体取值情况依使用环境而定，此处不做限定，均在本申请的保护范围内。

可选地，参见图6，在本申请的另一实施例中，第二检测单元601的一种实施方式，包括：

施密特触发器以及第五反相器I5；其中：

所述施密特触发器的输入端接收所述第一检测信号，所述施密特触发器的输出端与所述第五反相器I5的输入端相连。

所述第五反相器I5的输出端作为所述第二检测单元的输出端口，输出所述第二检测信号。

需要说明的是，施密特触发器中设有正向阈值电压和负向阈值电压，其中，正向阈值电压和负向阈值电压可以理解成施密特触发器的参考电压。施密特触发器通过将接收到的第一检测信号与正向阈值电压或者和负向阈值电压进行比较，当接收到的第一检测信号高于正向阈值电压，施密特触发器输出高电平信号，当接收到的第一检测信号低于负向阈值电压，施密特触发器输出低电平信号。

其中，施密特触发器输出的高电平信号为施密特触发器自身或者外接电源的供电电压，施密特触发器输出的低电平信号为地电压。

当施密特触发器输出高电平信号经过第五反相器I5时，高电平信号被第五反相器I5反相，此时第二检测单元601输出的第二检测信号为低电平信号。当施密特触发器输出低电平信号经过第五反相器时，低电平信号被第五反相器I5反相，此时第二检测单元601输出的第二检测信号为高电平信号。

与所述第二检测单元302相连的驱动单元303，用于接收所述第二检测信号，并对所接收到的所述第二检测信号进行反相放大，输出反相放大后的第二检测信号。

需要说明的是，驱动单元303对接收到的第二检测信号进行反相放大为：驱动电路303中设有反相放大器，能对所接收到的第二检测信号进行反相放大。其中，反相放大后的第二检测信号相对于第二检测信号是反相的，并且反相放大后的第二检测信号相对于第二检测信号是放大的。

若是以低电平信号为第二检测单元302输出的第二检测信号，则第二检测信号经过驱动单元303后，输出的反相放大后的第二检测信号为高电平信号。

可选地，参见图4，在本申请的另一实施例中，驱动单元403的一种实施方式，包括：

第二反相器I2、第三反相器I3以及第四反相器I4。其中：

所述第二反相器I2的输入端接收所述第二检测信号OUT，所述第二反相器I2的输出端与所述第三反相器I3的输入端相连。

所述第三反相器I3的输出端与所述第四反相器I4的输入端相连，所述第四反相器I4的输出端作为所述驱动单元403的输出端口，输出所述反相放大后的第二检测信号GATE；其中，所述第二反相器I2、第三反相器I3以及第四反相器I4的宽长比不同。

需要说明的是，第二反相器I2、第三反相器I3以及第四反相器I4为反相放大器，除了具有反相功能外，还具有放大功能。

还需要说明的是，通过设置第二反相器I2、第三反相器I3以及第四反相器I4中各个晶体管的长宽比，减小驱动单元403的响应时间，从而减小对输入端产生浪涌电压的干扰，降低浪涌电压的最大值，从而降低对输入端的最高钳位电压，使得浪涌保护电路更加安全。

可选地，参见图5，在本申请的另一实施例中，第二反相器502的一种实施方式，包括：

为PMOS晶体管的第十一晶体管M11以及为NMOS晶体管的第十二晶体管M12。其中：

所述第十一晶体管M11的控制端与所述第十二晶体管M12的控制端相连，所述第十一晶体管M11的第一端与所述供电电压VDD相连，所述第十一晶体管M11的第二端与所述第十二晶体管M12的第二端相连。

所述第十二晶体管M12的第一端接地。

所述第十一晶体管M11的控制端与所述第十二晶体管M12的公共端，作为所述第二反相器I2的输入端，接收所述第二检测信号。

所述第十一晶体管M11的第二端与所述第十二晶体管M12的公共端，作为所述第二反相器I2的输出端。

需要说明的是，在本实施例中所提及的晶体管的控制端为晶体管的栅极，第一端为晶体管的源极，第二端为晶体管的漏极，图中的晶体管带有箭头的一端为源极，不带有箭头的一端为漏极。

还需要说明的是，当第二反相器I2的输入端接收到的第二检测信号OUT为低电平信号时，第二反相器I2中的第十一晶体管M11导通，第十二晶体管M12截止，第二反相器I2的输出端输出高电平信号。其中，第二反相器I2输出端所输出的高电平信号为：第十一晶体管M11的第一端接收的供电电压VDD。

当第二反相器I2的输出端接收到的第二检测信号OUT为高电平信号时，第二反相器I2中的第十二晶体管M12导通，第十一晶体管M11截止，第二反相器I2的输出端输出低电平信号。其中，第二反相器I2输出端所输出的低电平信号为：第十二晶体管M12的第一端接地的地电压。

可选地，参见图5，在本申请的另一实施例中，第三反相器503的一种实施方式，包括：

为PMOS晶体管的第十三晶体管M13以及为NMOS晶体管的第十四晶体管M14。其中：

所述第十三晶体管M13的控制端与所述第十四晶体管M14的控制端相连，所述第十三晶体管M13的第一端与所述供电电压VDD相连，所述第十三晶体管M13的第二端与所述第十四晶体管M14的第二端相连。

所述第十四晶体管M14的第一端接地。

所述第十三晶体管M13的控制端与所述第十四晶体管M14的公共端，作为所述第三反相器I3的输入端。

所述第十三晶体管M13的第二端与所述第十四晶体管M14的公共端，作为所述第三反相器I3的输出端。

需要说明的是，在本实施例中所提及的晶体管的控制端为晶体管的栅极，第一端为晶体管的源极，第二端为晶体管的漏极，图中的晶体管带有箭头的一端为源极，不带有箭头的一端为漏极。

还需要说明的是，当第三反相器I3的输入端接收到的第二反相器I2的输出端输出的信号为低电平信号时，第三反相器I3中的第十三晶体管M13导通，第十四晶体管M14截止，第三反相器I3的输出端输出高电平信号。其中，第三反相器I3输出端所输出的高电平信号为：第十三晶体管M13的第一端接收的供电电压VDD。

当第三反相器I3的输出端接收到的第二反相器I2的输出端输出的信号为高电平信号时，第三反相器I3中的第十四晶体M14管导通，第十三晶体M13管截止，第三反相器I3的输出端输出低电平信号。其中，第三反相器I3输出端所输出的低电平信号为：第十四晶体管M4的第一端接地的地电压。

可选地，参见图5，在本申请的另一实施例中，第四反相器504的一种实施方式，包括：

为PMOS晶体管的第十五晶体管M15以及为NMOS晶体管的第十六晶体管M16；其中：

所述第十五晶体管M15的控制端与所述第十六晶体管M16的控制端相连，所述第十五晶体管M15的第一端与所述供电电压VDD相连，所述第十五晶体管M15的第二端与所述所述第十六晶体管M16的第二端相连；

所述第十六晶体管M16的第一端接地；

所述第十五晶体管M15的控制端与所述第十六晶体管M16的公共端，作为所述第四反相器I4的输入端；

所述第十五晶体管M15的第二端与所述第十六晶体管M16的公共端，作为所述第四反相器I4的输出端，输出所述反相放大后的第二检测信号GATE；

其中，所述反相放大后的第二检测信号GATE与所述第二检测信号OUT互为反相关系。

需要说明的是，在本实施例中所提及的晶体管的控制端为晶体管的栅极，第一端为晶体管的源极，第二端为晶体管的漏极，图中的晶体管带有箭头的一端为源极，不带有箭头的一端为漏极。

还需要说明的是，当第四反相器I4的输入端接收到的第三反相器I3的输出端输出的信号为低电平信号时，第四反相器I4中的第十五晶体管M15导通，第十六晶体管M16截止，第四反相器I4的输出端输出高电平信号。其中，第四反相器I4输出端所输出的高电平信号为：第十五晶体管M15的第一端接收的供电电压VDD。

当第四反相器I4的输出端接收到的第三反相器I3的输出端输出的信号为高电平信号时，第四反相器I4中的第十六晶体管M16导通，第十五晶体管M15截止，第四反相器I4的输出端输出低电平信号。其中，第四反相器I4输出端所输出的低电平信号为：第十六晶体管M16的第一端接地的地电压。

结合图5，对驱动单元设置第二反相器、第三反相器以及第四反相器中晶体管的长宽比作进一步的说明。因为输入端输出的输入电压VIN的最大值与驱动单元的响应时间有关，驱动单元的响应时间越快，对输入电压VIN的最大值影响越小。具体的，驱动单元的响应时间越快，输入电压VIN的最大值越低。

其中，通过设置驱动单元中各个反相器中晶体管的长宽比，可以缩短驱动单元的响应时间，进而减小输入电压VIN的最大值，从而使得输入电压的最高钳位电压降低，使得浪涌保护电路更加安全。

对此，可以将驱动单元中第十一晶体管M11、第十三晶体管M13、第十五晶体管M15之间的长宽比设置为：1：3:10。将驱动单元中第十二晶体管M12、第十四晶体管M14、第十六晶体管M16的长宽比设置为：1：3:10。将驱动单元中的晶体管按照上述的长宽比进行设置，可以有效的减小驱动单元的响应时间，以减小输入电压VIN的最大值。

需要说明的是，除了将驱动电路中各个晶体管的长宽比设置为上述的比例，还可以将各个晶体管设置成其他比例，具体的设置情况可视浪涌保护电路应用场景，以及用户需求进行设置。

与所述驱动单元303相连的浪涌泄放单元304，用于接收所述驱动单元输出的所述反相放大后的第二检测信号，并根据所述反相放大后的第二检测信号对所述输入电压进行泄放。

需要说明的是，浪涌泄放单元304所接收到的反相放大后的第二检测信号可以分为两个类型，第一类型为低电平信号，第二类型为高电平信号。其中，当接收到的反相放大后的第二检测信号为低电平信号时，浪涌泄放单元中的开关管无法开启，无法实现对浪涌电压的泄放。当接收到的反相放大后的第二检测信号为高电平信号时，浪涌泄放单元中的开关管开启，并且工作状态处于饱和区，对浪涌电压具有较强的泄放能力。

还需要说明的是，浪涌泄放单元304根据所接收到的反相放大后的第二检测信号，可以周期性的控制浪涌泄放单元304中开关管的通断，从而达到周期性控制浪涌电压的泄放。

可选地，参见图4，在本申请的另一实施例中，浪涌泄放单元404的一种实施方式，包括：

开关管M1，所述开关管M1的第二端与所述输入端相连，用于接收所述输入电压VIN，所述开关管M1的控制端用于接收所述放大后的第二检测电压，所述开关管M1的第一端接地，所述开关管M1的衬底接地。

当开关管M1控制端接收的反相放大后的第二检测电压GATE大于开关管M1的阈值电压时，开关管M1导通，开关管M1的第一端和第二端之间形成沟道，可用于泄放开关管M1第二端接收的输入电压VIN。其中，当开关管M1栅源两端的电压达到开关管M1的阈值电压时，开关管M1导通。

需要说明的是，开关管M1的第一端为开关管的源极，开关管M1的第二端为开关管的漏极，开关管M1的控制端为开关管的栅极。图中有箭头的一端为源极，没有箭头的一端为漏极。

仍需要说明的是，开关管M1为浪涌保护电路中的浪涌管，用于泄放浪涌电压。

可选地，参见图5，在本申请的另一实施例中，浪涌泄放单元505的一种实施方式，包括：

开关管M17以及第三电阻R3；其中：

所述开关管M17的第二端与所述输入端相连，用于接收所述输入电压VIN，所述开关管M17的控制端用于接收所述放大后的第二检测电压，所述开关管M17的第一端接地；

所述第三电阻R3的一端与所述开关管M17的控制端相连，另一端接地。

第三电阻R3用于当输入端输出的输入电压VIN不为浪涌电压时，将开关管M17的栅极电压下拉到地，以防止开关管M17误导通。

需要说明的是，开关管M17为浪涌保护电路中的浪涌管，用于泄放浪涌电压。

开关管M17的工作过程与图4中所示出的开关管M1相似，可参见图4对应的实施例，就不再一一赘述。

可选地，在本申请的另一实施例中，浪涌保护电路中的开关管可以是晶体管，也可以是其他具有晶体管功能的其他类型的开关管。

需要说明的是，开关管可以是NMOS晶体管。

本发明提供的浪涌保护电路中，当输入端输出的输入电压大于钳位电压时，第一检测单元输出第一检测信号，第二检测单元接收第一检测单元输出的第一检测信号，并根据第一检测信号与参考电压之间的比值，输出第二检测信号，驱动单元对第二检测信号进行反相放大，输出反相放大后的第二检测信号，浪涌泄放单元依据反相放大后的第二检测信号，对输入端出现的浪涌电压进行泄放，因为驱动单元对第二检测信号进行反相放大，并输出反相放大后的第二检测信号，所以使得浪涌泄放单元在依据反相放大后的第二检测信号对输入端出现的浪涌电压进行泄放时，使得浪涌泄放单元中的浪涌管的工作在饱和区，进而增强了浪涌管对浪涌电压的泄放能力，降低了对输入端的钳位电压。

下面通过本发明提供的浪涌保护电路的仿真示意图，对本发明提供的浪涌保护电路做进一步的解释说明，请参见图7。

由图可知，当输入电压VIN处于较低值时，浪涌保护电路中开关管接收到反相放大后的第二检测信号GATE为2.55V时，开关管在输出端出现浪涌电压的初期分担了很多功率，输入电压VIN的最高电压为37.703V。将图7与图2进行对比可知，在输入端输出的输入电压VIN为相同值时，也就是说浪涌保护电路遭受的浪涌电压为相同值时，本发明提供的浪涌保护电路对输入电压VIN的最高钳位电压降低了1V。

再者，浪涌保护电路中开关管所承受的瞬时功率P＝VIN×Ids，由于开关管根据输入电压实现周期性的导通和断开，瞬时功率在浪涌保护电路中不会累积，可以降低浪涌保护电路中，因为瞬时功率累积而导致开关管烧毁的风险，延长浪涌保护电路的工作寿命。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (12)

1.一种浪涌保护电路，其特征在于，包括：

第一检测单元，用于接收输入端输出的输入电压，并检测所述输入电压是否大于钳位电压，若所述输入电压大于所述钳位电压，则所述第一检测单元输出第一检测信号；

与所述第一检测单元相连的第二检测单元，用于接收所述第一检测单元输出的第一检测信号，并根据所述第一检测信号和参考电压之间的比值，输出第二检测信号；

与所述第二检测单元相连的驱动单元，用于接收所述第二检测信号，并对所接收到的所述第二检测信号进行反相放大，输出反相放大后的第二检测信号；

与所述驱动单元相连的浪涌泄放单元，用于接收所述驱动单元输出的所述反相放大后的第二检测信号，并根据所述反相放大后的第二检测信号对所述输入电压进行泄放。

2.根据权利要求1所述的浪涌保护电路，其特征在于，所述第一检测单元包括：

稳压电路、第一电阻以及第二电阻；其中：

所述稳压电路的输入端接收所述输入端输出的输入电压，所述稳压电路的输出端与所述第一电阻的一端相连；

所述第一电阻的另一端通过所述第二电阻接地；

其中，所述稳压电路的输入端作为所述第一检测单元的输入端，接收所述输入电压；所述第一电阻与所述第二电阻的公共端作为所述第一检测单元的输出端，输出所述第一检测信号。

3.根据权利要求2所述的浪涌保护电路，其特征在于，所述稳压电路包括：

至少一个稳压二极管，用于产生所述钳位电压；其中，多个所述稳压二极管的连接的方式为：串联；所述串联包括：所述稳压二极管的阳极与相邻所述稳压二极管的阴极串联或者所述稳压二极管的阴极与相邻所述稳压二极管的阳极串联。

4.根据权利要求1所述的浪涌保护电路，其特征在于，所述第二检测单元，包括：

比较器以及第一反相器；其中：

所述比较器的同相输入端接收所述第一检测信号，反相输入端接收所述参考电压，所述比较器的输出端输出比较信号；其中，所述参考电压包括：第一参考电压和第二参考电压；所述第一参考电压大于所述第二参考电压；

所述第一反相器的输入端与所述比较器的输出端相连，接收所述比较器输出的比较信号，所述第一反相器的输出端作为所述第二检测单元的输出端口，输出所述第二检测信号；其中，所述第二检测信号与所述比较信号互为反相信号。

5.根据权利要求4所述的浪涌保护电路，其特征在于，所述比较器包括：

电流源，均为NMOS晶体管的第一晶体管、第二晶体管、第三晶体管、第六晶体管、第七晶体管、第八晶体管以及第九晶体管，均为PMOS晶体管的第四晶体管、第五晶体管以及第十晶体管；

其中，所述电流源的一端与供电电源相连，接收所述供电电源输出的供电电压，所述电流源的另一端与所述第一晶体管的第二端相连；

所述第一晶体管的第一端接地，所述第一晶体管的控制端分别与其第二端和所述第八晶体管的控制端相连；

所述第八晶体管的第一端接地，所述第八晶体管的第二端分别与所述第六晶体管的第一端和所述第七晶体管的第一端相连；

所述第六晶体管的控制端分别与所述第二晶体管的第一端和所述第三晶体管的第一端相连，所述第六晶体管的第二端与所述第四晶体管的第二端相连；

所述第二晶体管的控制端接收所述第二检测信号，所述第二晶体管的第二端接收所述第一参考电压；

所述第三晶体管的控制端接收所述比较信号，所述第三晶体管的第二端接收所述第二参考电压；

所述第四晶体管的控制端分别与其第二端和所述第五晶体管的控制端相连，所述第四晶体管的第一端与所述供电电压相连；

所述第五晶体管的第一端与所述供电电压相连，所述第五晶体管的第二端分别与所述第七晶体管的第二端和所述第十晶体管的控制端相连；

所述第十晶体管的第一端与所述供电电压相连，所述第十晶体管的第二端与所述第九晶体管的第二端相连；

所述第九晶体管的控制端与所述第八晶体管的控制端相连，所述第九晶体管的第一端接地；

所述第七晶体管的控制端作为所述比较器的同相输入端，接收所述第一检测信号；

所述第九晶体管和所述第十晶体管的公共端作为所述比较器的输出端，输出所述比较信号。

6.根据权利要求1所述的浪涌保护电路，其特征在于，所述驱动单元包括：

第二反相器、第三反相器以及第四反相器；其中：

所述第二反相器的输入端接收所述第二检测信号，所述第二反相器的输出端与所述第三反相器的输入端相连；

所述第三反相器的输出端与所述第四反相器的输入端相连，所述第四反相器的输出端作为所述驱动电路的输出端口，输出所述反相放大后的第二检测信号；其中，所述第二反相器、所述第三反相器以及所述第四反相器的宽长比不同。

7.根据权利要求6所述的浪涌保护电路，其特征在于，所述第二反相器包括：

为PMOS晶体管的第十一晶体管以及为NMOS晶体管的第十二晶体管；其中：

所述第十一晶体管的控制端与所述第十二晶体管的控制端相连，所述第十一晶体管的第一端与所述供电电压相连，所述第十一晶体管的第二端与所述第十二晶体管的第二端相连；

所述第十二晶体管的第一端接地；

所述第十一晶体管的控制端与所述第十二晶体管的公共端，作为所述第二反相器的输入端，接收所述第二检测信号；

所述第十一晶体管的第二端与所述第十二晶体管的公共端，作为所述第二反相器的输出端。

8.根据权利要求6所述的浪涌保护电路，其特征在于，所述第三反相器包括：

为PMOS晶体管的第十三晶体管以及为NMOS晶体管的第十四晶体管；其中：

所述第十三晶体管的控制端与所述第十四晶体管的控制端相连，所述第十三晶体管的第一端与所述供电电压相连，所述第十三晶体管的第二端与所述第十四晶体管的第二端相连；

所述第十四晶体管的第一端接地；

所述第十三晶体管的控制端与所述第十四晶体管的公共端，作为所述第三反相器的输入端；

所述第十三晶体管的第二端与所述第十四晶体管的公共端，作为所述第三反相器的输出端。

9.根据权利要求6所述的浪涌保护电路，其特征在于，所述第四反相器包括：

为PMOS晶体管的第十五晶体管以及为NMOS晶体管的第十六晶体管；其中：

所述第十五晶体管的控制端与所述第十六晶体管的控制端相连，所述第十五晶体管的第一端与所述供电电压相连，所述第十五晶体管的第二端与所述所述第十六晶体管的第二端相连；

所述第十六晶体管的第一端接地；

所述第十五晶体管的控制端与所述第十六晶体管的公共端，作为所述第四反相器的输入端；

所述第十五晶体管的第二端与所述第十六晶体管的公共端，作为所述第四反相器的输出端，输出所述反相放大后的第二检测信号；

其中，所述反相放大后的第二检测信号与所述第二检测信号互为反相关系。

10.根据权利要求1所述的浪涌保护电路，其特征在于，所述第二检测单元，包括：

施密特触发器以及第五反相器；其中：

所述施密特触发器的输入端接收所述第一检测信号，所述施密特触发器的输出端与所述第五反相器的输入端相连；

所述第五反相器的输出端作为所述第二检测单元的输出端口，输出所述第二检测信号。

11.根据权利要求1所述的浪涌保护电路，其特征在于，所述浪涌泄放单元包括：

开关管，所述开关管的第二端与所述输入端相连，用于接收所述输入电压，所述开关管的控制端用于接收所述反相放大后的第二检测电压，所述开关管的第一端接地，衬底接地。

12.根据权利要求1所述的浪涌保护电路，其特征在于，所述浪涌泄放单元包括：

开关管以及第三电阻；其中：

所述开关管的第二端与所述输入端相连，用于接收所述输入电压，所述开关管的控制端用于接收所述反相放大后的第二检测电压，所述开关管的第一端接地；

所述第三电阻的一端与所述开关管的控制端相连，另一端接地。