KR20140104379A - 전기적 과부하/서지/iec를 위한 클램핑 회로 및 장치 - Google Patents

전기적 과부하/서지/iec를 위한 클램핑 회로 및 장치 Download PDF

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Abstract

본 출원은, 특히 집적 회로를 위한 보호 방법 및 장치를 제공한다. 일 실시례에서, 전기적 과도 이벤트로부터 회로를 보호하는 장치는 과도 이벤트 동안 회로의 단자를 기준 전위에 연결하도록 구성되어 있는 보호 트랜지스터, 보호 트랜지스터의 제어 노드와 단자 사이에 직렬로 연결되어, 단자의 소정의 전압에서 보호 트랜지스터를 트리거하도록 구성되어 있는 하나 이상의 다이오드를 포함한다. 일 실시례에서, 장치는 보호 트랜지스터의 제어 노드와 기준 전위 사이에 연결되어 있는 클램프 다이오드를 포함하지 않는다.

Description

전기적 과부하/서지/IEC를 위한 클램핑 회로 및 장치{CLAMPING CIRCUIT AND DEVICE FOR EOS/SURGE/IEC}
본 출원은 2013년 2월 20일 출원된 미국 가출원 "CLAMPING CIRCUIT AND DEVICE FOR EOS/SURGE/IEC"에 대해 35 U.S.C. 119(e)에 의해 우선권을 주장하며 그 내용은 전체로서 여기에 원용된다.
본 출원은, 특히 집적 회로의 보호 방법 및 장치에 관한 것이다.
ESD가 발생하면, 큰 전류가 집적 회로(IC: Integrated Circuit)로 흐를 수 있고, 잠재적으로 IC에 손상을 입힐 수 있다. 반도체 장치는 보통 입력 패드와 실제 장치 사이에 매우 작은 양의 직렬 저항만을 가지고 있다. 입력 패드가 상당한 양의 정전하를 포함하는 경우, 반도체 장치와 관련된 직렬 저항의 부족 때문에 정전하가 매우 짧은 기간 동안 회로를 통과하므로, 매우 높은 과도 전압(voltage transients)를 야기한다. 그러한 정전 방전(electrostatic discharge)은 최근 많은 수의 반도체 장치 및 그것을 포함한 집적 회로의 오류의 가장 큰 원인으로 입증되었다. 이러한 손상을 방지하기 위해, ESD 보호 회로가 추가도었다. 그러한 회로는 다이 스페이스(die space)의 상당한 양을 소비할 수 있다.
본 출원은, 특히 집적 회로에 대한 보호 방법 및 장치를 제공한다.
일 실시례에서, 전기적 과도 이벤트로부터 회로를 보호하는 장치는 상기 과도 이벤트 동안 상기 회로의 단자를 기준 전위에 연결하도록 구성되어 있는 보호 트랜지스터, 상기 보호 트랜지스터의 제어 노드와 상기 단자 사이에 직렬로 연결되어, 상기 단자의 소정의 전압에서 상기 보호 트랜지스터를 트리거하도록 구성되어 있는 하나 이상의 다이오드를 포함할 수 있다. 일 실시례에서, 상기 장치는 상기 보호 트랜지스터의 제어 노드와 상기 기준 전위 사이에 연결되어 있는 클램프 다이오드를 포함하지 않는다.
이 개요는 본 특허출원의 주제의 개요를 제공하기 위한 것이며, 본 발명의 배타적인 설명 또는 완전한 설명을 제공하기 위한 것이 아니다. 본 특허출원에 관한 더 자세한 정보를 제공하기 위하여 상세한 설명이 제공된다.
도면은 반드시 축척에 맞추어 그려진 것은 아니며, 유사한 번호는 상이한 관점에서 유사한 구성 요소를 설명할 수 있다. 상이한 기호를 가지는 유사한 번호는 유사한 구성 요소의 상이한 예를 표현할 수 이다. 도면은 일반적으로 예시의 방법을 사용하며, 본 문헌의 다양한 실시례들을 설명하지만, 한정하려는 것은 아니다.
도 1은 보호 회로의 일반적인 예를 도시한 것이다.
도 2는 3개의 보호 트랜지스터를 포함하는 보호 회로의 일반적인 예를 도시한 것이다.
도 3은 보호 회로의 예의 시뮬레이션을 도시한 것이다.
본 발명의 발명자는, 전기적 과부하(EOS: electrical over-stress), 서지 및 정전기(ESD: electrostatic discharge)의 이벤트로부터 에너지를 우회시키기 위한 명쾌하고, 측정 가능한 보호 회로를 착안하였다. 도 1은 보호 트랜지스터(102)의 제어 노드와 집적 회로(IC: Integrated Circuit)의 패드(PAD) 또는 단자 사이에 직렬로 연결되어 있는 제너(Zener) 다이오드(101)와 같은 하나 이상의 다이오드를 포함하는 보호 회로(100)의 일반적인 예를 도시한 것이다. 보호 트랜지스터의 스위치 단자(switched terminal)는 IC 패드(103)와 그라운드와 같은 IC의 기준 전위(그라운드/기판)(104) 사이에 연결될 수 있다. 일 실시례에서, IC는 보호 회로(100)를 포함할 수 있다. 하나 이상의 연결된 제너 다이오드(101)는 특정 트리거 전압(trigger voltage)을 제공하도록 구성되어, 패드(103)에서 트리거 전압을 넘는 과도 전압(transient voltage)이 수신됨에 따라 보호 트랜지스터(102)가 턴 온 되거나 높은 임피던스 상태에서 낮은 임피던스 상태로 전환되게 한다. 보호 트랜지스터(102)의 낮은 임피던스 상태는 패드(103)에서의 과도 에너지를 우회시켜, 에너지가 패드(103) 또는 IC의 기타 다른 회로에 연결되어 있는 기타 다른 회로를 손상시키는 것을 방지할 수 있다.
트리거 전압은 보호 트랜지스터(102)의 제어 게이트와 패드(103) 사이에 연결되어 있는 다이오드(101)의 종류 및 양에 따라 결정되고, 설정될 수 있다. 예를 들면, 패드(103)와 보호 트랜지스터(102)의 제어 게이트 사이에 직렬로 연결되어 있는 6.5볼트의 제너 다이오드를 6개 가지는 보호 회로(100)는 패드(103)에서 39볼트의 트리거 전압을 제공할 수 있다. 그와 같이, 패드(103)에서의 전압이 약 39볼트를 넘으면, 보호 트랜지스터(102)가 패드(103)로부터 그라운드(104)로 전류를 전도하기 시작하여, 패드(103)에 연결되어 있는 기타 다른 회로를 보호할 수 있다. 또다른 실시례에서, 패드와 보호 트랜지스터의 제어 게이트 사이에 직렬로 쌓여 있는 6.5볼트 제너 다이오드는 패드에 약 33볼트의 트리거 전압을 제공할 수 있다. 일 실시례에서, 하나 이상의 다이오드(101)의 선택은 트리거 전압을 결정할 수 있고 또한 높고 낮은 게이트 산화물(gate oxide) 기술에 대한, 게이트 산화물 고장의 안전 동작 영역(Safe Operating Area) 내의 게이트 전압을 결정할 수 있다.
일 실시례에서, 보호 회로(100)는 보호 트랜지스터(102)의 제어 노드에 연결되어 있는 선택적인 풀다운(pull-down) 저항(105)을 포함할 수 있다. 풀다운 저항(105)은 보호 회로(100)를 포함하는 IC의 정상 동작 동안 보호 트랜지스터(102)의 제어 노드 상의 전압을 풀다운 할 수 있다.
일 실시례에서, 보호 회로(100)는 기준 전위(104)와 보호 트랜지스터(102)의 제어 노드 사이에 연결되어 있는 클램핑 다이오드를 포함하지 않는다. 일 실시례에서, 보호 트랜지스터(102)는 전계 효과 트랜지스터(FET: Field Effect Transistor)를 포함할 수 있고, 그에 한정되지 않는다. 일 실시례에서, 규소화 드레인(silicided drain)이 없는 FET는 안정 저항(ballast resistance)을 제공할 수 있다. 일 실시례에서, 규소화 드레인 없는 FET, 또는 규소 제외 드레인(silicide excluded drain)은 보호 회로(100)가 복수의 보호 분기 회로(protection circuit branches) 사이에 공유되게 허용하도록 도울 수 있다. 일 실시례에서, 보호 FET를 사용하는 보호 회로(100)의 일례는, 드레인에 연결되어 있는 저항을 포함하지 않는데, 이는 저항에 걸리는 전압 강하가 상당해지는 경우 보호 회로의 효과를 무효화시킬 수 있기 때문이다.
일 실시례에서, 보호 회로(100)의 일례는 패드에서의 특정 논-트리거 전압까지 전류 누설이 없도록 지원한다. 일 실시례에서, 보호 회로(100)는 100볼트가 넘는 EOS/서지 이벤트, 2옴의 출력 저항을 가지는 IEC6100-4-5 1.2μsec/50μsec 펄스 를 다룰 수 있다. 일 실시례에서, 보호 회로(100)는 IEC61000-4-2 시스템 레벨 ESD마다 8킬로볼트 접촉 및 15킬로볼트 공중 방전을 다룰 수 있다.
도 2는 NMOS 트랜지스터와 같은 3개의 보호 트랜지스터(202A, 202B, 202C)를 포함하는 보호 회로(210)의 일반적인 예를 도시한 것이다. 단일 보호 트랜지스터를 사용하여 동일한 보호가 제공될 수 있다고 하더라도, 복수의 보호 트랜지스터를 통하여 과도 전류를 우회시키는 것은, 더 작은 보호 트랜지스터가 사용될 수 있기 때문에, 보호 회로(210)의 범위(footprint)를 상당히 줄일 수 있다. 또한, 보호 회로(210)의 장치는 칩 상에 서로 가까이 집척될 수 있기 때문에, 보호 회로(210)의 대응 장치는 거의 동일한 전기적 특성을 가질 수 있고, 따라서 보호 회로(210)의 각 분기(branch)가 독립적으로 반응하더라도, 트리거 전압에 동시에 반응한다. 일 실시례에서, 보호 트랜지스터는 측면으로 확산된(lateral diffused) MOS 트랜지스터를 포함할 수 있다. 설명된 실시례들이 NMOS 트랜지스터에 대해 구성되었다고 할지라도, PMOS 트랜지스터를 사용한 보호 회로의 상보적(complimentary) 배열도 구성될 수 있음이 이해되어야 할 것이다.
도 3은 보호 회로의 예의 시뮬레이션을 도시한 것이다. 가장 위의 플롯(301)은 예의 보호 회로를 포함하는 IC의 패드에서 수신된 과도 전압 파형을 나타낸다. 가운데의 플롯(302)은 보호 트랜지스터의 제어 노트 전압을 나타낸다. 가장 아래의 플롯(303)은 보호 트랜지스터의 전류를 나타낸다.
[추가적인 노트]
예 1에서, 전기적 과도 이벤트로부터 회로를 보호하는 장치는 상기 과도 이벤트 동안 상기 회로의 단자를 기준 전위에 연결하도록 구성되어 있는 보호 트랜지스터, 상기 보호 트랜지스터의 제어 노드와 상기 단자 사이에 직렬로 연결되어, 상기 단자의 소정의 전압에서 상기 보호 트랜지스터를 트리거하도록 구성되어 있는 하나 이상의 다이오드를 포함하고, 상기 장치는 상기 보호 트랜지스터의 제어 노드와 상기 기준 전위 사이에 연결되어 있는 클램프 다이오드를 포함하지 않는다.
예 2에서, 예 1의 장치는 선택적으로 상기 보호 트랜지스터의 제어 게이트에 연결되어 있는 저항을 포함한다.
예 3에서, 예 1-2의 상기 하나 이상의 다이오드 중 하나는 선택적으로 기판 상에 위치하고, 상기 하나의 다이오드의 캐소드 기판 항복 전압은 상기 소정의 전압보다 클 수 있다.
예 4에서, 예 1-3의 상기 보호 트랜지스터의 하나 이상은 NMOS 트랜지스터를 선택적으로 포함한다.
예 5에서, 예 1-4의 상기 NMOS 트랜지스터의 드레인 단자의 하나 이상은 선택적으로 상기 단자에 직접 연결되어 있다.
예 6에서, 예 1-5의 상기 NMOS 트랜지스터의 하나 이상은 선택적으로 기판 상에 위치하고, 상기 NMOS 트랜지스터의 드레인 기판 항복 전압은 상기 소정의 전압보다 클 수 있다.
예 7에서, 보호 회로는 기준 전압에 연결하도록 구성되어 있는 제2 단자와 제1 단자 사이에 병렬로 연결되어 있는 복수의 보호 부회로를 포함하고, 상기 보호 부회로의 각각은, 과도 이벤트 동안 상기 회로의 단자를 기준 전위에 연결하도록 구성되어 있는 보호 트랜지스터, 상기 보호 트랜지스터의 제어 노드와 상기 단자 사이에 직렬로 연결되어, 상기 단자의 소정의 전압에서 상기 보호 트랜지스터를 트리거하도록 구성되어 있는 하나 이상의 다이오드를 포함하고, 상기 보호 부회로의 각각은 상기 보호 트랜지스터의 제어 노드와 상기 제2 단자에 연결되어 있는 클램프 다이오드를 포함하지 않는다.
예 8에서, 예 1-7의 상기 보호 트랜지스터의 각각의 하나 이상은, 안정 저항을 제공하도록 구성되어 있는 규소 제외 드레인을 선택적으로 포함한다.
예 9에서, 예 1-8의 보호 회로의 하나 이상은 각각의 보호 회로의 각각의 제어 게이트에 연결되어 있는 저항을 선택적으로 포함한다.
예 10에서, 예 1-9의 상기 보호 부회로 각각의 상기 하나 이상의 다이오드 중 하나의 다이오드 중 하나 이상은 선택적으로 기판 상에 위치하고, 상기 하나의 다이오드의 캐소드 기판 항복 전압은 상기 소정의 전압보다 클 수 있다.
예 11에서, 예 1-10의 상기 보호 트랜지스터 각각의 하나 이상은 선택적으로 NMOS 트랜지스터를 포함한다.
예 12에서, 예 1-11의 각각의 상기 NMOS 트랜지스터의 드레인 단자의 하나 이상은 선택적으로 상기 제1 단자에 직접 연결되어 있다.
예 13에서, 예 1-12의 각각의 NMOS 트랜지스터는 선택적으로 기판 상에 위치하고, 각각의 NMOS 트랜지스터의 드레인 기판 항복 전압은 상기 소정의 전압보다 클 수 있다.
상술한 상세한 설명은 상세한 설명의 일부를 이루는 첨부 도면에 대한 설명을 포함한다. 도면은, 실례로서, 본 발명의 실시할 수 있는 구체적인 실시례를 나타낸다. 이들 실시례를 여기서는 "실시형태" 또는 "예"라고도 한다.
본 명세서에 언급된 모든 간행물, 특허, 및 특허문헌은 인용에 의해 각기 본 명세서에 포함되는 것처럼, 그 내용 전체는 인용에 의해 여기에 포함된다. 본 명세서와 인용에 의해 포함되는 상기한 문헌들 사이에 사용이 불일치하는 경우, 포함되는 문헌(들)의 용법은 본 명세서의 용법에 대한 보충으로 생각되어야 하며, 양립할 수 없는 불일치의 경우, 본 명세서에서의 사용이 지배한다.
본 명세서에서, "하나"라는 용어는, 특허문헌에 공통인 것처럼, 다른 경우들이나 "적어도 하나" 또는 "하나 이상"의 사례 또는 사용과 관계없이 하나 또는 하나 이상을 포함하기 위해 사용된다. 본 명세서에서, "또는"이라는 용어는 비배타적인 것, 즉 달리 명시되지 않는 한, "A 또는 B"는 "B가 아니라 A", "A가 아니라 B", 그리고 "A 및 B"를 가리키기 위해 사용된다. 또한, 아래의 특허청구범위에서, "포함하는"이라는 용어는 제한을 두지 않는 것이다, 즉, 특허청구범위에서 이 용어 앞에 열거된 것 이외의 요소들을 포함하는 시스템, 소자, 물품, 또는 프로세스가 여전히 특허청구범위 내에 포함되는 것으로 간주한다. 게다가, 아래의 특허청구범위에서 "제1", "제2", 및 "제3" 등의 용어는 단지 라벨로서 사용된 것이고, 그 대상에 수치적 요건을 부가하기 위한 것은 아니다.
이상의 기재는 설명하기 위한 것이고, 한정하려는 것은 아니다. 예를 들면, 전술한 예들(또는 하나 이상의 그 측면들)은 서로 조합하여 사용될 수 있다. 예를 들면 해당 기술분야의 당업자가 이상의 기재를 검토함에 따라, 다른 실시례를 사용할 수 있다. 또한, 이상의 상세한 설명에서, 여러 특징을 함께 그룹으로 묶어 개시내용을 간단하게 할 수 있다. 이것은 청구되지 않은 개시된 특징은 모든 청구항에 필수적임을 의미하는 것으로 해석되어서는 안 된다. 오히려, 발명의 내용은 특정 개시된 실시례의 모든 특징 이내 있을 수 있다. 따라서, 다음의 특허청구범위는, 개별 실시례인 그 자체에 의거하는 각 청구항과 함께, 발명을 실시하기 위한 구체적인 내용에 포함된다. 본 발명의 범위는 청구항들의 등가물의 전 범위와 함께, 첨부된 특허청구범위를 참조하여 정해져야 한다.

Claims (10)

  1. 전기적 과도 이벤트로부터 회로를 보호하는 장치에 있어서,
    상기 과도 이벤트 동안 상기 회로의 단자를 기준 전위에 연결하도록 구성되어 있는 보호 트랜지스터;
    상기 보호 트랜지스터의 제어 노드와 상기 단자 사이에 직렬로 연결되어, 상기 단자의 소정의 전압에서 상기 보호 트랜지스터를 트리거하도록 구성되어 있는 하나 이상의 다이오드
    를 포함하고,
    상기 장치는 상기 보호 트랜지스터의 제어 노드와 상기 기준 전위 사이에 연결되어 있는 클램프 다이오드(clamp diode)를 포함하지 않는, 회로 보호 장치.
  2. 제1항에 있어서,
    상기 보호 트랜지스터의 제어 게이트에 연결되어 있는 저항을 포함하는, 회로 보호 장치.
  3. 제1항에 있어서,
    상기 하나 이상의 다이오드 중 하나는 기판 상에 위치하고,
    상기 하나의 다이오드의 캐소드 기판 항복 전압(cathode to substrate breakdown voltage)은 상기 소정의 전압보다 큰, 회로 보호 장치.
  4. 제1항에 있어서,
    상기 보호 트랜지스터는 NMOS 트랜지스터를 포함하는, 회로 보호 장치.
  5. 제4항에 있어서,
    상기 NMOS 트랜지스터의 드레인 단자는 상기 단자에 직접 연결되어 있는, 회로 보호 장치.
  6. 제4항에 있어서,
    상기 NMOS 트랜지스터는 기판 상에 위치하고,
    상기 NMOS 트랜지스터의 드레인 기판 항복 전압은 상기 소정의 전압보다 큰, 회로 보호 장치.
  7. 보호 회로에 있어서,
    기준 전압에 연결하도록 구성되어 있는 제2 단자와 제1 단자 사이에 병렬로 연결되어 있는 복수의 보호 부회로(sub-circuit)
    를 포함하고,
    상기 보호 부회로의 각각은,
    과도 이벤트 동안 상기 회로의 단자를 기준 전위에 연결하도록 구성되어 있는 보호 트랜지스터;
    상기 보호 트랜지스터의 제어 노드와 상기 단자 사이에 직렬로 연결되어, 상기 단자의 소정의 전압에서 상기 보호 트랜지스터를 트리거하도록 구성되어 있는 하나 이상의 다이오드
    를 포함하고,
    상기 보호 부회로의 각각은 상기 보호 트랜지스터의 제어 노드와 상기 제2 단자에 연결되어 있는 클램프 다이오드(clamp diode)를 포함하지 않는, 보호 회로.
  8. 제7항에 있어서,
    상기 보호 트랜지스터의 각각은, 안정 저항(ballast resistance)을 제공하도록 구성되어 있는 규소 제외 드레인(silicide excluded drain)을 포함하는, 보호 회로.
  9. 제7항에 있어서,
    상기 보호 부회로 각각의 상기 하나 이상의 다이오드 중 하나의 다이오드는 기판 상에 위치하고,
    상기 하나의 다이오드의 캐소드 기판 항복 전압은 상기 소정의 전압보다 큰, 보호 회로.
  10. 제7항에 있어서,
    상기 보호 트랜지스터 각각은 NMOS 트랜지스터를 포함하는, 보호 회로.
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