CN103972099A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明描述了一种制造半导体器件的方法。所述制造半导体器件的方法包括提供鳍状物和多个栅极，该鳍状物形成为从衬底突出，该栅极形成在鳍状物上以与所述鳍状物相交；在所述鳍状物内在相应栅极的至少一侧上形成第一凹陷；在所述第一凹陷的表面上形成氧化物层；以及通过去除所述氧化物层将第一凹陷扩展到第二凹陷中。还公开了相关的器件。
Description
技术领域
本发明概念涉及半导体器件及其制造方法。
背景技术
作为增加半导体器件的密度的缩小(scaling)技术，已经提出多栅极晶体管，该多栅极晶体管是通过在衬底上形成鳍形状的硅主体并在硅主体的表面上形成栅极而形成的。
由于多栅极晶体管使用三维（3D）沟道，它们可以被缩小尺寸。另外，多栅极晶体管的电流控制能力能够得以改善，而不需要增加栅极长度。此外，可以抑制在沟道区域中被漏极电压所影响的电势上的短沟道效应（SCE）。
发明内容
本发明概念的各实施方式提供了一种半导体器件，该半导体器件能够通过形成具有平滑表面的凹陷而提供洁净的外延生长表面。
本发明概念的各实施方式也提供了一种制造半导体器件的方法，该方法能够通过形成具有光滑表面的凹陷而提供洁净的外延生长表面。
但是，本发明概念并不局限于在此描述的一个实施方式。通过参照下面给出的本发明概念的详细描述，本发明概念的上述和其他实施方式将对本领域技术人员来说变得更容易理解。
根据本发明概念的一些实施方式，一种制造半导体器件的方法包括：提供从衬底突出的鳍状物以及在鳍状物上以与鳍状物相交的多个栅极；在鳍状物内在相应的栅极的至少一侧上形成第一凹陷；在第一凹陷的表面上形成氧化物层；以及通过去除所述氧化物层将第一凹陷扩展到第二凹陷中。
根据本发明概念的另一实施方式，一种半导体器件包括从衬底突出的鳍状物；形成在所述鳍状物上以与所述鳍状物相交的多个栅极；在每个栅极的至少一侧上的源/漏区域；以及在源/漏区域上的硅化物层，其中，所述源/漏区域的宽度大于栅极间隔物的节距，且所述栅极间隔物的底表面和所述源/漏区域的侧面基本上形成直角。
附图说明
本发明概念的上述和其他优点将通过参照附图详细描述其示例性实施方式而变得更清楚，图中：
图1是示出根据本发明概念的各种实施方式的半导体器件的透视图；
图2是沿着图1的线A-A截取的横截面图；
图3是沿着图1的线B-B截取的横截面图；
图4和5是示出根据本发明概念的各种实施方式的半导体器件的电路图和布局；
图6是示出根据各种实施方式的图5中所示的半导体器件的多个鳍状物和多个电极的示意性布局。
图7是示出根据本发明概念的各种实施方式的制造半导体器件的方法的流程图；
图8至14是示出根据各种实施方式的方法的操作的视图；
图15是示出根据本发明概念的各种实施方式的包括半导体器件的电子系统的方块图；以及
图16和17是示出根据本发明各种实施方式的半导体器件可以应用于其上的半导体系统的实例的视图。
具体实施方式
下面将参照附图更全面描述本发明概念的各实施方式。但是，本发明概念可以不同的形式来实施而不应理解为限制于在此陈述的实施方式。而是，提供这些实施方式以便本公开内容彻底和完全，并且完整地向本领域技术人员传达本发明概念的范围。在整个说明书中相同的附图标记标识相同的部件。在附图中，层和区域的厚度为了清楚而夸大。
在描述本发明概念的实施方式的上下文（尤其是在所附权利要求书的上下文中），术语“一”和“该”及类似称谓应被理解为覆盖单数和复数二者，除非在此另有说明或者被上下文清楚地否定。术语“包括”、“具有”、和“包含”要被理解为开放端部的术语（即，意思为包括但不限于），除非另有说明。
将理解到当层被称为在另一层或衬底“上”时，它可以直接在另一层或衬底上，或者也可以存在中间层。相反，当元件被称为直接在另一元件上时，则不存在中间元件。
空间相对术语，如“在…之下”、“下面”、“下部”、“在…之上”、“上部”等出于容易描述的目的而在此使用，以描述如图中所示的一个元件或特征相对于另一个元件或特征的关系。将理解到该空间相对术语意在除了图中所示的取向之外，还涵盖在使用或操作中器件的不同取向。例如，如果图中的器件被翻转，则描述为在另一元件或特征之下或下面的元件那么将取向在该另一元件或特征之上。从而，示例性术语“下面”能够涵盖之上和之下的取向。器件可以其他方式取向（旋转90度或以其他取向），并且在此使用的空间相对描述相应地予以解释。
将理解到，虽然术语第一、第二等在此用于描述各种元件，这些元件不应被这些术语所局限。这些术语仅用于将一个元件与另一个元件区分开。从而，例如，下面描述的第一元件、第二部件或第一部分也可以被称为第二元件、第二部件或第二部分，而不背离本发明的教导。
除非另有定义，在此使用的所有技术和科学术具有与如本领域技术人员通常理解的相同的含义。要指出的是在此提供的任何和所有示例、或示例性术语的使用仅仅意在说明本发明，而不限制本发明的范围，除非另外指定。此外，除非另外定义，在通用字典中定义的所有术语不过度地解释。
现在参照图1至3描述根据本发明概念的一些实施方式的半导体器件。
图1是示出根据本发明的一些实施方式的半导体器件的透视图。图2是沿着图1的线A-A截取的横截面图。图3是沿着图1的线B-B截取的横截面图。
参照图1至3，半导体器件可以包括鳍状物120、多个栅极147和多个源/漏区域190。
鳍状物120可以沿着第二方向Y1延伸。鳍状物120可以为衬底100的一部分或者可以包括从衬底100生长的外延层。鳍状物120可以形成为从衬底100的顶表面突出。器件隔离层110可以覆盖衬底100的顶表面以及鳍状物120的侧壁。
栅极147可以形成在鳍状物120上以与鳍状物120相交。多个栅极147彼此绝缘。栅极147可以沿着第一方向X1延伸。
每个栅极147可以包括第一和第二金属层144和146。如图1至3所示，每个栅极147可以包括两个或三个金属层（例如，第一和第二金属层144和146）的叠层。第一金属层144调节功函数，并且第二金属层146填充第一金属层144形成的空间。在一个实施例中，第一金属层144可以包括Mo、Pd、Ru、Pt、TiN、WN、TaN、Ir、TaC、RuN、TiAl、TaAlC、TiAlN和MoN中的至少一种，且第二金属层146可以包括W或Al。栅极147也可以由金属之外的材料，如Si或SiGe形成。在一个实例中，栅极147可以但不限于由替换而形成。
栅极绝缘层142可以形成在鳍状物120和栅极147之间。如图2所示，栅极绝缘层142可以形成在鳍状物120的顶表面上和鳍状物120的侧壁的上部上。栅极绝缘层142也可以设置在栅极147和器件隔离层110之间。栅极绝缘层142可以包括高介电材料，该高介电材料的介电常数高于硅氧化物层的介电常数。在一个实例中，栅极绝缘层142可以包括HfSiON、HfO2、ZrO2或Ta2O5。
盖层（未示出）可以形成在栅极147和栅极绝缘层142之间。盖层对于调节功函数是需要的。更具体地说，盖层作为第一金属层144和栅极绝缘层142之间的缓冲层。与仅提供第一金属层144而没有盖层的情况相比，提供盖层时可以更精确调节功函数。在一个实例中，盖层可以包括但不限于LaO、GdO、DyO、SrO、BaO、铝氧化物层和铝金属氧化物层中的至少一种。
源/漏区域190形成在相应栅极147的至少一侧上的鳍状物120内。源/漏区域190可以形成为升高的源/漏区域。即，源/漏区域190的顶表面可以高于层间绝缘膜155的底表面。源/漏区域190和栅极147可以通过栅极间隔物151彼此绝缘。栅极间隔物151可以形成在相应栅极147的至少一个侧壁上。
参照图3，源/漏区域190沿着第二方向Y1可以为U形形状。即，鳍状物120和源/漏区域190之间的界面可以为U形的。源/漏区域190的侧表面181可以与栅极间隔物151的底表面151a形成87至90度的角度。即，栅极间隔物151的底表面151a和源/漏区域190的侧表面181可以彼此基本上形成直角。如果两个元件之间的角度在87度和90度之间的范围内，则两个元件被认为基本上彼此成直角。源/漏区域190可以具有底表面182。
源/漏区域190的宽度P2可以大于栅极间隔物151的节距P1。节距P1可以表示一对相邻栅极间隔物151之间的距离。由于宽度P2大于节距P1，栅极间隔物151的底表面151a可以部分接触源/漏区域190。但是，源/漏区域190不接触栅极绝缘层142。
即使在图1中未明确示出，源/漏区域190在第一方向X1上的宽度可以大于鳍状物120的宽度，如图14所示。
响应于图1至3中所示的半导体器件为P型金属氧化物半导体（PMOS）晶体管，源/漏区域190可以包括压应力材料。在一个实例中，压应力材料可以是晶格常数大于Si的材料，如SiGe。压应力材料可以通过向鳍状物施加压应力而改善载流子在沟道区域中的迁移率。
可替代的是，响应于图1至3中所示的半导体器件是N型金属氧化物半导体（NMOS）晶体管，源/漏区域190可以包括与衬底100相同的材料或拉应力材料。在一个实例中，在衬底100包括Si的情况下，源/漏区域190可以包括Si或晶格常数小于Si的材料（如SiC）。
硅化物层200可以形成在源/漏区域190上。接触210可以形成在硅化物层200上。硅化物层200可以形成在源/漏区域190和接触210之间，并由此可以减小二者之间的表面电阻和接触电阻。源/漏区域190、硅化物层200和接触210可以被层间绝缘膜155围绕。
栅极间隔物151可以包括氮化物层和氮氧化物层中的至少一种。
衬底100可以由从Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP中选出的一种或多种半导体材料形成。可替代的是，绝缘体上硅（SOI）衬底可以用作衬底100。
将参照图4至图6描述根据本发明概念的另一实施方式的半导体器件。
图4和5是示出根据本发明概念的各种实施方式的半导体器件的布局和电路图。图6是示出根据各种实施方式，图5所示的半导体器件中的多个鳍状物和多个电极的示意性布局。根据本发明概念的一些实施方式的半导体器件可以应用于几乎所有类型的器件，包括使用鳍型晶体管的典型逻辑器件。但是，为了方便，图4至6示出了静态随机存取存储器（SRAM）作为半导体器件的实施例。
参照图4，根据本发明概念的另一实施方式的半导体器件可以包括一对第一和第二反相器INV1和INV2以及第一和第二通道晶体管PS1和PS2，所述一对第一和第二反相器并联在电源节点VCC和接地节点VSS之间，并且所述第一和第二通道晶体管分别连接到第一和第二反相器INV1和INV2的输出节点上。第一和第二通道晶体管PS1和PS2可以分别连接到位线BL和互补位线/BL。第一和第二通道晶体管PS1和PS2的栅极可以连接到字线WL。
所述第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，而第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一和第二上拉晶体管PU1和PU2可以是PMOS晶体管，而第一和第二下拉晶体管PD1和PD2可以是NMOS晶体管。
第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，而第二反相器INV2的输入节点连接到第一反相器INV1的输出节点，使得第一和第二反相器INV1和INV2形成单个闩定电路（latch circuit）。
如图4至6所示，第一鳍状物310、第二鳍状物320、第三鳍状物330和第四鳍状物340可以形成为在一个方向（例如，图9中的垂直方向）上延伸。第二鳍状物320和第三鳍状物330可以比第一鳍状物310和第四鳍状物340短。
第一栅极351、第二栅极352、第三栅极353和第四栅极354可以形成为在另一方向（例如图6中的水平方向）延伸，以与第一、第二、第三和第四鳍状物310、320、330和340相交。更具体地说，第一栅极351可以与第一鳍状物310和第二鳍状物320完全相交并且可以部分重叠第三鳍状物330的端部。第三栅极353可以与第四鳍状物340和第三鳍状物330完全相交，并且可以部分重叠第二鳍状物320的端部。第二栅极352和第四栅极354可以形成为分别与第一鳍状物310和第四鳍状物340相交。
第一上拉晶体管PU1限定在第一栅极351和第二鳍状物320之间的交点附近。第一下拉晶体管PD1限定在第一栅极351和第一鳍状物310之间的交点附近。第一通道晶体管PS1限定在第二栅极352和第一鳍状物310之间的交点附近。第二上拉晶体管PU2限定在第三栅极353和第三鳍状物330之间的交点附近。第二下拉晶体管PD2限定在第三栅极353和第四鳍状物340之间的交点附近。第二通道晶体管PS2限定在第四栅极354和第四鳍状物340之间的交点附近。
即使没有明确示出，凹陷可以分别形成在第一、第二第三和第四栅极351、352、353和354与第一、第二、第三和第四鳍状物310、320、330和340之间的每个交点的两侧上，并且源/漏区域可以形成在每个凹陷中。
也可以形成多个接触350。
共享接触361同时连接第二鳍状物320、第三栅极线353和布线371。同样，共享接触362同时连接第三鳍状物330、第一栅极线351和布线372。
第一上拉晶体管PU1、第一下拉晶体管PD1、第一通道晶体管PS1、第二上拉晶体管PU2、第二下拉晶体管PD2和第二通道晶体管PS2可以全部实现为鳍式晶体管，即，根据本发明概念的一些实施方式的半导体器件，并且可以构造为具有与上面参照图1至3所描述的相同的结构。
现在将参照图7至11描述根据本发明概念的一些实施方式的制造半导体器件的方法。
图7是示出根据本发明概念的各种实施方式的制造半导体器件的方法的流程图，而图8至14是示出该方法各步骤的视图。更具体地说，图8和14是示出根据本发明概念的各种实施方式的制造半导体器件的方法的透视图，而图9至13是沿着图8的线C-C截取的横截面图。
参照图7，提供形成为从衬底突出的鳍状物和形成为与鳍状物相交的多个虚设栅极图案（操作S100）。更具体地说，如图8和9所示，鳍状物120形成为从衬底100突出。鳍状物120可以形成为沿着第二方向Y1延伸。鳍状物120可以或可以不与衬底100整体形成。
可以在鳍状物120上执行用于调节阈值电压的掺杂。响应于通过根据本发明概念的实施方式的制造半导体器件的方法所获得的半导体器件为NMOS晶体管，鳍状物120可以掺杂有诸如硼（B）的杂质。可替代的是，在通过根据本发明概念的实施方式的制造半导体器件的方法所获得的半导体器件为PMOS晶体管的情况下，鳍状物120可以掺杂有诸如磷（P）或砷（As）的杂质。但是，本发明概念不局限于在此描述的杂质。即，鳍状物120可以掺杂有在此描述之外的各种杂质。
鳍状物120可以通过各种工艺，例如外延生长工艺或蚀刻而形成。
器件隔离层110可以形成在衬底100上。器件隔离层110可以由包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种的材料形成。
多个虚设栅极绝缘层141和多个虚设栅极143形成在器件隔离层110和鳍状物120上。虚设栅极绝缘层141和虚设栅极143可以通过利用掩膜图案145执行蚀刻而形成。在一个实例中，虚设栅极绝缘层141可以包括硅氧化物层，而虚设栅极143可以包括多晶硅。
多个栅极间隔物151形成在虚设栅极143的侧壁上，且多个间隔物153形成在鳍状物120的侧壁上。在一个实例中，不同于图8和9所示的实例，栅极间隔物151可以形成为覆盖掩膜图案145的顶表面。栅极间隔物151可以包括氮化物层、氮氧化物层和低k材料中的至少一种。栅极间隔物151在图8至14中示作弯曲的，但是不局限于图8至14所示的形状。在一个实例中，栅极间隔物151可以形成为I形或L形。栅极间隔物151还在图8至14中示为具有单层结构，但是也可以形成为具有多层结构。
参照图7和10，第一凹陷160形成在鳍状物120内、在每个虚设栅极143的至少一侧上（操作S200）。通过干蚀刻，第一凹陷160形成为U形形状。响应于第一凹陷160形成为U形形状，通过扩展第一凹陷160而形成的第二凹陷180也可以形成为U形形状，如图12所示。
参照图7、10和11，氧化物层170形成在第一凹陷160的每一个中（操作S300）。氧化物层170可以通过干式氧化或湿式氧化而形成。通过使用干式氧化或湿式氧化，有可能在第一表面161和第二表面162上均匀地形成氧化物层170。
由于栅极间隔物151和掩膜图案145的顶表面包括与鳍状物120不同的材料，栅极间隔物151和掩膜图案145的顶表面不会被氧化。于是，氧化物层170可以仅形成在每个第一凹陷160中。
氧化物层170沿着第二方向Z1形成在第一凹陷160的第一表面161上并且沿着第三方向Y1形成在第一凹陷160的第二表面162上。
氧化物层170可以不仅形成在第一凹陷160的表面上，而且通过第一凹陷160形成在鳍状物120的内侧。于是，氧化物层170和鳍状物120之间的界面，即第一界面181和第二界面182可以大于第一凹陷160的表面（即，第一表面161和第二表面162）。第一界面181和第二界面182可以变成第二凹陷180的表面，如图12所示。
形成在第一凹陷160的表面（即，第一表面161和第二表面162）上的氧化物层170的厚度可以从一个位置到另一个位置有所变化。更具体地说，氧化物层170可以在第一凹陷160的第一表面161上比在第一凹陷160的第二表面162上更厚。即，在第一表面161上的氧化物层170的厚度W1可以大于在第二表面162上的氧化物层170的厚度W2。在一个实例中，厚度W1和W2的比率可以为1:1.2到1:1.4。第一表面161可以为第一凹陷160的侧表面，而第二表面162可以为第一凹陷160的底表面。
一旦第一凹陷160通过在鳍状物120上执行干蚀刻而形成，那么第一凹陷160的第一表面161包含多个悬浮键，并因此与第一凹陷160的第二表面162相比可以与更多的氧结合。于是，在第一表面161上的氧化物层170的厚度，即厚度W1可以大于在第二表面162上的氧化物层170的厚度，即厚度W2。
参照图7、11和12，通过去除氧化物层170，第一凹陷160扩展为第二凹陷180（操作S400）。更具体地说，通过经由干蚀刻和/或湿蚀刻完全去除氧化物层170，形成第二凹陷180。通过形成并然后去除氧化物层170所获得的第二凹陷180与第一凹陷160相比可以成更完整的U形形状。
一旦氧化物层170被完全去除，氧化物层170和鳍状物120之间的界面（即，第一界面181和第二界面182）可以成为第二凹陷180的表面。
由于第二凹陷180是U形的，第二凹陷180的第一表面181和第二表面182可以基本上彼此成直角。更具体地说，第二凹陷180的第一表面181和第二表面182之间的角度可以在从87度到90度的范围内。
由于第二凹陷180是通过去除氧化物层170而形成的，因此第二凹陷180可以比第一凹陷160更宽和更深。更具体地说，第二凹陷180的高度可以大于第一凹陷160的高度，而第二凹陷180的宽度P2（即，每个第二凹陷180的第一表面181之间的距离）可以大于第一凹陷160的宽度（即，每个第一凹陷160的第一表面161之间的距离）。栅极间隔物151的节距P1可以小于第二凹陷180的宽度P2，其中，栅极间隔物151的节距P1可以表示一对相邻栅极间隔物151之间的距离。
由于P2>P1，栅极间隔物151的底表面151a可以部分露出，但是虚设栅极绝缘层141不会暴露。
在氧化物层170被去除的过程中，鳍状物120可以被局部过蚀刻，使得第二凹陷180的表面可以大于氧化物层170和鳍状物120之间的界面（即，第一界面181和第二界面182）。在这个实例中，栅极间隔物151的节距P1可以甚至大于第二凹陷180的宽度P2。
参照图13和14，源/漏区域190可以分别形成在第二凹陷180中。源/漏区域190可以通过外延生长而形成。源/漏区域190的顶表面可以高于栅极间隔物151的底表面151a。源/漏区域190可以通过平坦化而形成到任何理想高度。
如上所述，第二凹陷180可以通过氧化第一凹陷160的表面以形成氧化物层170并去除氧化物层170以扩展第一凹陷160来获得，第二凹陷180的表面可以是光滑的。于是，有可能防止在通过外延生长形成源/漏区域190的过程中在源/漏区域190内发生的任何缺陷。而且，有可能防止源/漏区域190具有不期望的形状并减少漏电流的发生。
另外，由于通过将第一凹陷160扩展为第二凹陷180，源/漏区域190可以形成在沟道区域的附近，因此，有可能增加施加到沟道区域上的压应力或拉应力，从而改善晶体管的性能。
在形成源/漏区域190之后，通过去除掩膜图案145、虚设栅极143和虚设栅极绝缘层141，形成图1的栅极绝缘层142和图1的栅极147，并且图1的硅化物层200和接触210形成在源/漏区域190上。结果，可以获得图1所示的半导体器件。
图15是示出包括根据本发明概念的各种实施方式的半导体器件的电子系统的框图。
参照图15，电子系统1100可以包括控制器1110、输入/输出（I/O）装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可以通过总线1150彼此连接。总线1150可以作为传输数据的路径。
控制器1110可以包括以下中至少一种：微处理器、数字信号处理器、微控制器和能够执行与微处理器、数字信号处理器和微控制器类似功能的逻辑器件。I/O装置1120可以包括键区、键盘和显示装置。存储器装置1130可以存储数据和/或命令。接口1140可以用于向通信网络传输数据或从通信网络接收数据。接口1140可以是有线的或无线的接口。在一个实例中，接口1140可以包括天线，或者有线或无线收发器。电子系统1100可以是用于改善控制器1110的操作的操作存储器，并且也可以包括高速动态随机存取存储器（DRAM）或SRAM。根据本发明概念的实施方式的鳍型场效应晶体管（FinFET）可以设置在存储器装置1130或控制器1110或I/O装置1120中。
电子系统1100可以应用于几乎所有类型的电子产品，该电子产品能够在无线环境下发送或接收信息，如个人数字助理（PDA）、便携计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡等。
图16和17是示出根据本发明概念的各实施方式的半导体器件可以应用于其上的半导体系统的实例的视图。更具体地说，图16示出平板个人计算机（PC），而图17示出膝上型计算机。如在此所描述的，至少一种根据本发明概念的实施方式的半导体器件可以用于平板PC中或膝上型计算机中。如在此描述的，根据本发明的实施方式的半导体器件也可以应用于上面描述的之外的各种集成电路（IC）装置中。
虽然已经参照本发明概念的实施方式具体图示和描述了本发明概念，但是本领域技术人员应理解到在不背离如所附权利要求书限定的本发明概念的精髓和范围的前提下可以在形式和细节上做出各种变化。因此，期望本实施方式在所有方面都被认为是说明性的而非限制性的，为了表示本发明概念的范围，参照所附的权利要求书，而非前面的描述。
本申请要求2013年2月4日在韩国专利局提交的韩国专利申请第10-2013-0012529号的优先权，该在先申请的公开内容通过引用整体结合于此。
Claims (20)
1.一种制造半导体器件的方法，所述方法包括：
提供鳍状物和多个栅极，所述鳍状物形成为从衬底突出，且所述多个栅极形成在所述鳍状物上以与所述鳍状物相交；
在相应栅极的至少一侧上、在所述鳍状物内形成第一凹陷；
在所述第一凹陷的表面上形成氧化物层；以及
通过去除所述氧化物层而将所述第一凹陷扩展为第二凹陷。
2.如权利要求1所述的方法，其中，所述第二凹陷为U形形状。
3.如权利要求1所述的方法，其中，每个第二凹陷的第一表面和第二表面彼此基本上形成直角。
4.如权利要求3所述的方法，其中，每个第二凹陷的第一表面和第二表面之间的角度在87度到90度。
5.如权利要求1所述的方法，其中，形成所述第一凹陷包括通过干蚀刻形成所述第一凹陷。
6.如权利要求1所述的方法，其中，形成所述氧化物层包括通过干式氧化或湿式氧化形成氧化物层。
7.如权利要求1所述的方法，其中，形成所述氧化物层包括形成氧化物层，使得所述氧化物层在每个第一凹陷的第一表面上比在第二表面上厚。
8.如权利要求7所述的方法，其中，形成所述氧化物层包括形成氧化物层，使得分别在每个第一凹陷的第一表面上的氧化物层的厚度与在第二表面上的氧化物层的厚度之间的比率是1:1.2到1:1.4。
9.如权利要求7所述的方法，其中，所述第一凹陷的第一表面包括所述第一凹陷的底表面，而所述第一凹陷的第二表面包括所述第一凹陷的侧表面。
10.如权利要求1所述的方法，还包括：
在每个栅极的侧壁上形成栅极间隔物；
其中所述栅极间隔物的节距小于所述第二凹陷的宽度。
11.如权利要求1所述的方法，还包括：
通过外延生长在所述第二凹陷内形成源/漏区域。
12.一种半导体器件，包括：
形成为从衬底突出的鳍状物；
在所述鳍状物上以与所述鳍状物相交的多个栅极；
在每个栅极的至少一个侧壁上的栅极间隔物；
在每个栅极的至少一侧上的源/漏区域；
在所述源/漏区域上的硅化物层；
其中，所述源/漏区域的宽度大于所述栅极间隔物的节距，并且所述栅极间隔物的底表面和所述源/漏区域的侧面基本上形成直角。
13.如权利要求12所述的半导体器件，其中，所述栅极间隔物的底表面部分接触所述源/漏区域。
14.如权利要求12所述的半导体器件，其中，所述鳍状物和所述源/漏区域之间的界面是U形的。
15.一种鳍型场效应晶体管半导体器件，包括：
在衬底上的鳍状物；
横过所述鳍状物的多个栅极；
在每个栅极的至少一侧上、在所述鳍状物内的凹陷中的外延源/漏区域，其中，所述源/漏区域的侧表面和底表面在所述凹陷中的位置处彼此接触，并在该位置处彼此形成基本上直角。
16.如权利要求15所述的半导体器件，其中，所述凹陷的侧表面和底表面之间的角是87度至90度。
17.如权利要求15所述的半导体器件，其中，所述鳍状物和所述源/漏区域之间的界面是U形的。
18.如权利要求15所述的半导体器件，其中，所述凹陷相对于所述衬底在所述栅极的高度之下。
19.如权利要求15所述的半导体器件，还包括：
在每个栅极的至少一个侧壁上的栅极间隔物，其中，所述源/漏区域的宽度大于所述栅极间隔物的节距。
20.如权利要求15所述的半导体器件，其中，所述多个栅极穿过所述多个鳍状物和共享接触，使得第一上拉鳍型晶体管串联连接到第一下拉鳍型晶体管，以形成第一反相器，且其中第二上拉鳍型晶体管串联连接到第二下拉鳍型晶体管以形成第二反相器，并且其中，所述第一反相器的输入节点连接到所述第二反相器的输出节点，且所述第二反相器的输入节点连接到所述第一反相器的输出节点，使得第一和第二反相器形成单个闩定电路。
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