CN103915326A - 自对准金属硅化物的形成方法和半导体器件 - Google Patents

自对准金属硅化物的形成方法和半导体器件 Download PDF

Info

Publication number
CN103915326A
CN103915326A CN201310006397.0A CN201310006397A CN103915326A CN 103915326 A CN103915326 A CN 103915326A CN 201310006397 A CN201310006397 A CN 201310006397A CN 103915326 A CN103915326 A CN 103915326A
Authority
CN
China
Prior art keywords
metal
layer
metal silicide
silicide layer
annealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310006397.0A
Other languages
English (en)
Other versions
CN103915326B (zh
Inventor
禹国宾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310006397.0A priority Critical patent/CN103915326B/zh
Publication of CN103915326A publication Critical patent/CN103915326A/zh
Application granted granted Critical
Publication of CN103915326B publication Critical patent/CN103915326B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种自对准金属硅化物的形成方法和半导体器件，所述自对准金属硅化物的形成方法包括：在硅层上形成掺杂区；在掺杂区的表面形成第一金属层；进行退火工艺，使得所述第一金属层和与之相接触的掺杂区源漏掺杂区表面的硅结合形成第一金属硅化物层；去除未反应的第一金属层；在所述第一金属硅化物层上形成与所述第一金属层材质不同的第二金属层；进行退火工艺，使得所述第一金属硅化物层的表层和第二金属层结合形成第二金属硅化物层；去除多余的第二金属层。本发明提供的自对准金属硅化物的形成方法形成的金属硅化物能够提供给半导体器件更小的接触电阻。

Description

自对准金属硅化物的形成方法和半导体器件
技术领域
本发明涉及半导体制作领域，尤其涉及一种自对准金属硅化物的形成方法和包含上述自对准金属硅化物的半导体器件。
背景技术
在半导体制造技术中，金属硅化物由于具有较低的电阻率且和其他材料具有很好的粘合性而被广泛应用于源/漏接触和栅极接触来降低接触电阻。高熔点的金属与硅发生反应生成金属硅化物，通过一步或者多步退火工艺可以形成低电阻率的金属硅化物。随着半导体工艺水平的提高，特别是在90nm及其以下技术节点，为了获得更低的接触电阻，镍及镍的合金成为形成金属硅化物的主要材料。在已经公开的申请号为200780015617.9的中国专利申请中公开了一种自对准金属硅化物的形成方法，该方法选择镍合金作为形成金属硅化物的材料。
如作者为中国科学院微电子研究所的尚海平等人的《自对准硅化物工艺研究》（《微电子学》第39卷第6期，2009年12月）中介绍的，现有选择镍合金作为形成金属硅化物的材料的形成自对准硅化物的工艺一般包括一步硅化工艺和两步硅化工艺，其中一步硅化工艺采用一次高温快速退火形成镍硅化物，两步硅化工艺先采用一次低温快速退火工艺，然后采用一次高温快速退火工艺形成镍硅化物。由于两步硅化工艺中形成的硅化物电阻率更小且均匀性好，是现有常用的形成金属硅化物的工艺。
而现有两步硅化工艺提供的金属硅化物的电阻率依然比较大，不能满足一些高性能电子器件的要求。
发明内容
本发明解决的问题是现有形成金属硅化物的工艺提供的金属硅化物的电阻率不能适应高性能电子器件的要求。
为解决上述问题，本发明提供了一种自对准金属硅化物的形成方法，包括:
在硅层的表面形成掺杂区；
在所述掺杂区的表面形成第一金属层；
进行退火工艺，使得所述第一金属层和与之相接触的掺杂区表面的硅结合形成第一金属硅化物层；
去除未反应的第一金属层；
在所述第一金属硅化物层上形成与所述第一金属层材质不同的第二金属层；
进行退火工艺，使得所述第一金属硅化物层的表层和第二金属层结合形成第二金属硅化物层；
去除未反应的第二金属层。
可选的，所述第一金属层或者第二金属层中具有的金属元素包括Er、Yb、Pt、Ti、Co或Ni中的一种。
可选的，形成第一金属硅化物层时的退火工艺为低温快速退火工艺，设置退火温度的范围为180℃~300℃，进行时间为10s~120s。
可选的，在去除未反应的第一金属层之后，在所述第一金属硅化物层上形成与所述第一金属层材质不同的第二金属层之前，还包括一次高温快速退火工艺，设置退火温度的范围为380℃~550℃，进行时间为10s~120s。
可选的，所述形成第二金属硅化物层的退火工艺为恒温退火工艺、尖峰退火工艺、闪光退火工艺或激光退火工艺中的一种。
可选的，所述形成第二金属硅化物层的退火工艺为恒温退火工艺时，设置退火温度的范围为200℃~600℃，进行时间为5s~120s。
可选的，所述形成第二金属硅化物层的退火工艺为尖峰退火工艺时，设置退火温度的尖峰温度范围为300℃~600℃。
可选的，所述形成第二金属硅化物层的退火工艺为闪光退火工艺时，设置退火温度的范围为500℃~900℃，进行时间为0.1ms~1s。
可选的，形成所述第一金属层或所述第二金属层的方法为化学气相沉积或物理气相沉积。
可选的，所述第一金属层的材质为Ni，所述第二金属层的材质为Ti，所述第二金属硅化物为NiSi，所述第三金属硅化物为TiNiSi。
可选的，形成第一金属层之前还包括预清洗所述掺杂区表面的步骤。
可选的，在形成第一金属硅化物层之后，形成第二金属层之前，还包括预清洗所述第一金属硅化物层表面的步骤。
可选的，所述掺杂区为源漏掺杂区。
可选的，所述掺杂区位于多晶硅栅极的表面，所述硅层为多晶硅栅极的栅极材料层。
本发明还提供了一种半导体器件，所述半导体器件具有形成在硅层中的掺杂区，所述掺杂区的表面具有金属硅化物层，所述金属硅化物层从硅层内部向表面的方向上依次包括第一金属硅化物层和第二金属硅化物层，所述第一金属硅化物层中具有第一金属元素，所述第二硅化物层中具有第一金属元素和第二金属元素。
可选的，所述第一金属元素或第二金属元素为Er、Yb、Pt、Ti、Co或Ni中的一种。
可选的，所述第一金属元素为Ni，所述第二金属元素为Ti，所述第二金属硅化物为NiSi，所述第二金属硅化物为TiNiSi。
与现有技术相比，本发明具有以下优点：
本发明提供的自对准金属硅化物的形成方法包括在形成好第一金属硅化物之后，再形成第二金属层，然后再进行一次退火，使得所述第二金属层和第一金属硅化物反应形成具有第一金属元素和第二金属元素的第二金属硅化物。根据发明人的理论推理和多次试验验证，这样形成的第二金属硅化物具有比第一金属硅化物更小的电阻率，能够提供给MOS晶体管更小的接触电阻。
附图说明
图1至图5是本发明的实施例提供的自对准金属硅化物的形成方法的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明的实施例中以现有常用的选择镍合金作为形成金属硅化物的材料，且进行两步硅化工艺的硅化物的形成工艺为基础，结合图1至图5，详细诠释本发明的技术方案的改进之处。但是本发明的技术方案并不受此限制。
首先，如图1所示，在硅层10上形成掺杂区，所述掺杂区包括MOS晶体管的多晶硅栅极20和在硅层10内形成MOS晶体管的源漏掺杂区22和33。
其中，所述硅层10可以由体硅衬底提供，也可以由诸如SOI衬底这样表面为硅外延层的其它半导体衬底提供，也可以由掺杂多晶硅层提供。
所述多晶硅栅极20包括栅氧化层和掺杂的多晶硅层，以及围绕所述栅氧化层和多晶硅层的侧墙。在其它实施方式中，所述多晶硅栅极也可以为金属栅极，在这种情况中，所述掺杂区也可以只为源漏掺杂区22和33。所述源漏掺杂区22和33通过源漏离子注入形成。
在别的实施例中，所述掺杂区为别的半导体器件需要电性连接的极端，如光电二极管的正负极，三极管的基极、集电极或发射极。
在后续工艺中，需要在所述多晶硅栅极20以及源漏掺杂区22和33上形成金属接触孔结构，以实现与其它半导体器件的金属互连。
接下来，进行形成硅化物前的预清洗，以使得需要形成金属硅化物的区域的表面没有杂质或者氧化膜，避免影响形成金属硅化物的质量。预清洗采用稀释的氢氟酸等进行。
接下来，如图2所示，在图1所示的半导体结构的表面形成第一金属层30，使得多晶硅栅极20和所述源漏掺杂区的表面与第一金属层30相接触。所述第一金属层30的厚度要大于预计形成金属硅化物所需要的金属层的厚度，以使得形成整片晶片上不同区域硅化物的均匀性好。如在本实施例中，后续工艺中形成硅化物所需要的第一金属层30的厚度为在本步骤中形成的第一金属层30的厚度为所述形成第一金属层30的工艺可以为化学气相沉积工艺，也可以为物理气相沉积工艺。
由于金属硅化物NiSi具有低硅耗和低形成热预算、低电阻率和不存在线宽效应等优点，因而得到了广泛的关注和研究，是如今常采用的自对准硅化物材料。在本实施例中，所述第一金属层30为Ni或者主要为Ni的合金（如NiPt）。在其它实施方式中，所述第一金属层30也可以为主要包括Er、Yb、Pt、Ti或Co中的一种的金属或合金层。
优选的，在本实施例中，进行下一步骤之前，还包括在所述第一金属层30上形成一层Ti或TiN层，以保护所述第一金属层30在后续工艺过程中表面不被氧化。所述形成Ti或TiN层的工艺也为化学气相沉积工艺或物理气相沉积工艺中的一种。该Ti或TiN层在后续退火中不参与反应，并且在需要去除多余的第一金属层30时，其会一并被去除。
接下来，如图3所示，进行退火工艺，使得所述第一金属层和与之相接触的多晶硅栅极表面以及源漏掺杂区表面的硅结合形成第一金属硅化物层13。
在本实施例中，采用两步硅化工艺形成第一金属硅化物层。所述两步硅化工艺包括两次退火：第一次为在形成好金属层之后进行的低温快速退火工艺（RTA1），第二次为在去除多余的金属层之后进行的高温快速退火工艺（RTA2）。
具体的，包括：
进行低温快速退火工艺（RTA1），设置退火温度的范围为180℃~300℃，进行时间为10s~120s。经过RTA1，在所述多晶硅栅极20和所述源漏掺杂区的表面形成了Ni-Si化合物。当仅仅经过RTA1的工艺，所述Ni-Si由多种硅化物相组成，主要为富镍相硅化物，其电阻率依然偏大，并且形成的Ni-Si/Si界面粗糙。
去除多余（即未发生反应）的第一金属层30。由于前述形成的第一金属层30的厚度大于所需要的厚度，在进行下一步工艺之前，需要去除没有被反应掉的第一金属层30，防止其在下一步的退火工艺中继续与Si反应。
进行高温快速退火工艺（RTA2），设置退火温度的范围为380℃~550℃，进行时间为10s~120s。经过RTA2的工艺，在RTA1后形成的富镍相硅化物发生相变，形成一硅化镍（NiSi）。
进行两步硅化工艺具有的优点是通过低温的RTA1使得Ni的扩散量得到精确控制，并形成富镍相硅化物，而多余的Ni在随后的选择性腐蚀工艺中全部去除，随后高温的RTA2使得富镍相硅化物相变成一硅化镍，所以高温处理时过度硅化问题得到解决。另外，硅化物仅由NiSi组成，其电阻率小且性质均，并且能够形成光滑的NiSi/Si界面。
但是，在本发明的技术方案中对形成第一金属硅化物层的退火工艺不做具体的限制，其也可以为只有一次退火的一步硅化工艺。
接下来，预清洗所述第一金属硅化物层13表面。以使得需要第一金属硅化物层13的表面没有杂质或者氧化膜，避免影响形成金属硅化物的质量。
接下来，如图4所示，在所述第一金属硅化物层13上形成与所述第一金属层材质不同的第二金属层40，使得多晶硅栅极20和所述源漏掺杂区的表面的第一硅化物13与第一金属层30相接触。
本实施例中，所述第二金属层30为Ti或者主要为Ti的合金（如NiPt）。使得后续工艺中能够形成钛镍硅化物（NiTiSi），减小金属硅化物的电阻率。在其它实施方式中，所述第二金属层40也可以为主要包括Er、Yb、Pt或Co中的一种的金属层，所述第二金属层40中主要包括的金属元素与第一金属层中主要包括的金属元素不同的。接下来，如图5所示，进行退火工艺，使得所述第一金属硅化物层13的表层和第二金属层40结合形成第二金属硅化物层14，去除多余的（即未发生反应的）第二金属层40。
在本步骤中，所述退火工艺为恒温退火工艺、尖峰退火工艺、闪光退火工艺或激光退火工艺中的一种。
其中，经过发明人的实验，NiSi的电阻率会在超过650℃的退火温度下剧烈的增长。本实施例中，第一金属硅化物为NiSi，为了避免NiSi电阻率的增大，本步骤中的退火的温度一般不宜超过650℃。
当本步骤中的退火工艺为恒温退火工艺（Soak Anneal）时，设置退火温度的范围为200℃~600℃，进行时间为5s~120s。
当本步骤中的退火工艺为尖峰退火工艺（Spike Anneal）时，设置退火温度的尖峰温度范围为300℃~600℃。
当本步骤中的退火工艺为闪光退火工艺（Flash Anneal）时，设置退火温度的范围为500℃~900℃，进行时间为0.1ms~1s。
去除多余的第二金属层40后，形成本发明的技术方案提供的MOS晶体管，如图5所示：
所述MOS晶体管具有形成在硅层10中的多晶硅栅极20和在硅层10内的源漏掺杂区22和33。所述源漏掺杂区22和33的表面具有金属硅化物层，所述金属硅化物层从半导体衬底内部向表面的方向上依次包括第一金属硅化物层13和第二金属硅化物层14，在本实施例中，所述第一金属硅化物为NiSi，所述第二硅化物为TiNiSi。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (17)

1.一种自对准金属硅化物的形成方法，其特征在于，包括:
在硅层的表面形成掺杂区；
在所述掺杂区的表面形成第一金属层；
进行退火工艺，使得所述第一金属层和与之相接触的掺杂区表面的硅结合形成第一金属硅化物层；
去除未反应的第一金属层；
在所述第一金属硅化物层上形成与所述第一金属层材质不同的第二金属层；
进行退火工艺，使得所述第一金属硅化物层的表层和第二金属层结合形成第二金属硅化物层；
去除未反应的第二金属层。
2.如权利要求1所述的形成方法，其特征在于，所述第一金属层或者第二金属层中具有的金属元素包括Er、Yb、Pt、Ti、Co或Ni中的一种。
3.如权利要求1所述的形成方法，其特征在于，形成第一金属硅化物层时的退火工艺为低温快速退火工艺，设置退火温度的范围为180℃~300℃，进行时间为10s~120s。
4.如权利要求1所述的形成方法，其特征在于，在去除未反应的第一金属层之后，在所述第一金属硅化物层上形成与所述第一金属层材质不同的第二金属层之前，还包括一次高温快速退火工艺，设置退火温度的范围为380℃~550℃，进行时间为10s~120s。
5.如权利要求1所述的形成方法，其特征在于，所述形成第二金属硅化物层的退火工艺为恒温退火工艺、尖峰退火工艺、闪光退火工艺或激光退火工艺中的一种。
6.如权利要求5所述的形成方法，其特征在于，所述形成第二金属硅化物层的退火工艺为恒温退火工艺时，设置退火温度的范围为200℃~600℃，进行时间为5s~120s。
7.如权利要求5所述的形成方法，其特征在于，所述形成第二金属硅化物层的退火工艺为尖峰退火工艺时，设置退火温度的尖峰温度范围为300℃~600℃。
8.如权利要求5所述的形成方法，其特征在于，所述形成第二金属硅化物层的退火工艺为闪光退火工艺时，设置退火温度的范围为500℃~900℃，进行时间为0.1ms~1s。
9.如权利要求1所述的形成方法，其特征在于，形成所述第一金属层或所述第二金属层的方法为化学气相沉积或物理气相沉积。
10.如权利要求1所述的形成方法，其特征在于，所述第一金属层的材质为Ni，所述第二金属层的材质为Ti，所述第二金属硅化物为NiSi，所述第三金属硅化物为TiNiSi。
11.如权利要求1所述的形成方法，其特征在于，形成第一金属层之前还包括预清洗所述掺杂区表面的步骤。
12.如权利要求1所述的形成方法，其特征在于，在形成第一金属硅化物层之后，形成第二金属层之前，还包括预清洗所述第一金属硅化物层表面的步骤。
13.如权利要求1所述的形成方法，其特征在于，所述掺杂区为源漏掺杂区。
14.如权利要求1所述的形成方法，其特征在于，所述掺杂区位于多晶硅栅极的表面，所述硅层为多晶硅栅极的栅极材料层。
15.一种半导体器件，其特征在于，所述半导体器件具有形成在硅层中的掺杂区，所述掺杂区的表面具有金属硅化物层，所述金属硅化物层从硅层内部向表面的方向上依次包括第一金属硅化物层和第二金属硅化物层，所述第一金属硅化物层中具有第一金属元素，所述第二硅化物层中具有第一金属元素和第二金属元素。
16.如权利要求15所述的半导体器件，其特征在于，所述第一金属元素或第二金属元素为Er、Yb、Pt、Ti、Co或Ni中的一种。
17.如权利要求15所述的半导体器件，其特征在于，所述第一金属元素为Ni，所述第二金属元素为Ti，所述第二金属硅化物层为NiSi，所述第二金属硅化物层为TiNiSi。
CN201310006397.0A 2013-01-08 2013-01-08 自对准金属硅化物的形成方法和半导体器件 Active CN103915326B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310006397.0A CN103915326B (zh) 2013-01-08 2013-01-08 自对准金属硅化物的形成方法和半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310006397.0A CN103915326B (zh) 2013-01-08 2013-01-08 自对准金属硅化物的形成方法和半导体器件

Publications (2)

Publication Number Publication Date
CN103915326A true CN103915326A (zh) 2014-07-09
CN103915326B CN103915326B (zh) 2019-01-29

Family

ID=51040924

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310006397.0A Active CN103915326B (zh) 2013-01-08 2013-01-08 自对准金属硅化物的形成方法和半导体器件

Country Status (1)

Country Link
CN (1) CN103915326B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374738A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105575799A (zh) * 2014-10-14 2016-05-11 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法及半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123271A (zh) * 2006-08-11 2008-02-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN101232016A (zh) * 2007-01-23 2008-07-30 联华电子股份有限公司 具有双重全金属硅化物栅极的半导体元件及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123271A (zh) * 2006-08-11 2008-02-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN101232016A (zh) * 2007-01-23 2008-07-30 联华电子股份有限公司 具有双重全金属硅化物栅极的半导体元件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
W.L.TAN ETC.: "Effect of a titanium cap in reducing interfacial oxides in the formation of nickel silicide", 《JOURNAL OF APPLIED PHYSICS》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374738A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105374738B (zh) * 2014-08-29 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105575799A (zh) * 2014-10-14 2016-05-11 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法及半导体器件
CN105575799B (zh) * 2014-10-14 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法及半导体器件

Also Published As

Publication number Publication date
CN103915326B (zh) 2019-01-29

Similar Documents

Publication Publication Date Title
US8685788B2 (en) Nanowire tunneling field effect transistor with vertical structure and a manufacturing method thereof
CN100576471C (zh) 金属氧化物半导体器件的制造方法
CN101211781A (zh) 自对准金属硅化物的制造方法
CN104576347A (zh) Igbt背面金属化的改善方法
CN102087969A (zh) 一种全硅化金属栅的制备方法
CN102446730A (zh) 一种微波退火形成镍硅化物的方法
CN103915326A (zh) 自对准金属硅化物的形成方法和半导体器件
CN102856179B (zh) 半导体器件的形成方法
CN105529253B (zh) 半导体器件的形成方法
CN104465376A (zh) 晶体管及其形成方法
CN106876465A (zh) Mos器件的栅氧化层结构及工艺方法
CN101447421B (zh) 一种制备金属栅电极的方法
CN105304568A (zh) 一种降低高k金属栅器件阈值电压波动的方法
CN101807597A (zh) 一种自对准亚微米栅结构及其制作方法
CN102074468A (zh) 一种实现源漏和栅分开硅化的方法
CN103094113A (zh) Nmos形成方法、cmos形成方法
CN102136417B (zh) 一种制作半导体器件的方法
CN102130011B (zh) 一种晶体管的制造方法
CN102760762B (zh) 半导体器件及其制造方法
US20140042539A1 (en) Self-aligned thin film transistor with doping barrier and method of manufacturing the same
CN103579000B (zh) 一种半导体器件的制造方法
CN1285102C (zh) 金属硅化双层结构及其形成方法
US7851316B2 (en) Fabrication method of semiconductor device
CN103972090B (zh) 半导体器件及其制造方法
JP2010141051A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant