CN103887269B - 高频装置 - Google Patents

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Abstract

本发明的目的在于通过对高频装置的馈通部附加阻抗的调节功能,从而提供能够容易地进行阻抗匹配的高频装置。具备形成于底座板(10)的主面(10a)的电介质(12)、在该电介质上形成的相互不接触的信号线(14)和岛形图案(16、17、18、19)、通过第一金属线(40)而连接于该信号线的半导体芯片(32)、和连接于该信号线的引线框(42)。

Description

高频装置
技术领域
本发明涉及例如控制用于卫星通信、地面微波通信、或者移动体通信等的高频信号的高频装置。
背景技术
在专利文献1中公开了具备馈通部的微波集成电路装置。该微波集成电路装置的馈通部的特性阻抗为50Ω。
专利文献
专利文献1:日本特开平8-288701号公报。
发明内容
例如,具有用于基站的发送部的功率放大器的高频装置为了削减匹配电路基板的数量,有时采用仅仅安装了功率放大用的FET芯片的分立(discrete)构成、或者仅仅安装了FET芯片和预匹配(prematch)基板的部分匹配(partial match)构成。此时优选使馈通部的阻抗为所希望的值(例如50Ω)。因此,配合所使用的半导体芯片、匹配电路,以能够进行阻抗匹配的方式设计高频装置的外形以及馈通部。
在设计以及试制高频装置的外形以及馈通部之后,无法容易地变更馈通部的阻抗。因此,当变更了半导体芯片、匹配电路的构成时难以实现最佳的匹配条件,存在高频装置的性能降低的问题。
本发明为了解决如上所述的问题而完成,目的在于通过对高频装置的馈通部附加阻抗的调节功能从而提供能够容易地进行阻抗匹配的高频装置。
本发明所涉及的高频装置的特征在于,具备:底座板,具有主面;电介质,以沿着该底座板的一个侧面的方式形成于该主面;信号线,在该电介质上以从该一个侧面侧向该主面的中央部延伸的方式形成;岛形图案,在该电介质上的该信号线旁边以从该一个侧面侧向该中央部延伸并且不与该信号线相接的方式由金属形成;金属框,具有与该主面相接的接触部、和经由形成于该信号线的一部分以及该岛形图案的一部分的追加电介质而在该信号线以及该岛形图案上形成的桥状部,该接触部与该桥状部作为整体包围该中央部;引线框,与外侧信号线连接,该外侧信号线是该信号线中位于该金属框外侧的部分;半导体芯片,固定于该中央部;以及第一金属线,连接该半导体芯片与内侧信号线,该内侧信号线是该信号线中被该金属框包围的部分。
本发明所涉及的其他高频装置的特征在于,具备:底座板,具有主面;电介质,具有以沿着该底座板的一个侧面的方式形成于该主面的第一电介质、和与该第一电介质的该主面的中央部相接且与该第一电介质厚度不同的第二电介质;信号线,在该第一电介质和该第二电介质上一体地形成;金属框,具有与该主面相接的接触部、和经由形成于该信号线的一部分的追加电介质而在该信号线上形成的桥状部,该接触部与该桥状部作为整体包围该中央部;引线框,与该信号线中位于该金属框的外侧的部分连接;半导体芯片,固定于该中央部;金属线,连接该半导体芯片与该信号线中被该金属框包围且形成于该第一电介质上的部分或者该信号线中该第二电介质上的部分。
本发明所涉及的其他高频装置的特征在于,具备:底座板,具有主面;下层电介质,以沿着该底座板的一个侧面的方式形成于该主面;中间金属,在该下层电介质上形成;上层电介质,以使该中间金属的表面的一部分露出于外部的方式形成于该中间金属上,与该下层电介质厚度不同;信号线,在该上层电介质上形成;金属框,具有与该主面相接的接触部、和经由形成于该信号线的一部分的追加电介质而在该信号线上形成的桥状部,该接触部与该桥状部作为整体包围该中央部;引线框,与该信号线中位于该金属框外侧的部分连接;半导体芯片,固定于该中央部;第一金属线,连接该半导体芯片与该信号线中被该金属框包围的部分;以及追加金属线,连接该信号线与该中间金属、或者该中间金属与该底座板。
本发明所涉及的其他高频装置的特征在于,具备:底座板,具有主面;电介质,以沿着该底座板的一个侧面的方式形成于该主面;信号线,在该电介质上以从该一个侧面侧向该主面的中央部延伸的方式形成,在该中央部侧具有形成为梳齿状的梳齿部;追加金属部,在该电介质上的、该梳齿部的梳齿之间,与该信号线不相接且与该底座板电连接;金属框,具有与该主面相接的接触部和经由形成于该信号线中与该梳齿部相比靠该一个侧面侧的部分的追加电介质而在该信号线上形成的桥状部,该接触部与该桥状部作为整体包围该中央部;引线框,与该信号线中位于该金属框外侧的部分连接;半导体芯片,具有电连接于该底座板的接地焊盘,固定于该中央部;以及第一金属线,连接该半导体芯片与该梳齿部。
发明的效果
根据本发明,通过对高频装置的馈通部附加阻抗的调节功能,能够容易地进行阻抗匹配。
附图说明
图1是本发明的实施方式1所涉及的高频装置的俯视图;
图2是沿着图1的虚线的截面图;
图3是沿着图1的单点划线的截面图;
图4是沿着图1的双点划线的截面图;
图5是示出仅仅对与信号线邻接的岛形图案实施金属线连接的高频装置的俯视图;
图6是示出不连接信号线与岛形图案的高频装置的俯视图;
图7是示出根据岛形图案与信号线的连接的有无,馈通部的阻抗怎样变化的图表;
图8是本发明的实施方式2所涉及的高频装置的俯视图;
图9是本发明的实施方式3所涉及的高频装置的截面图;
图10是示出金属线连接了半导体芯片与信号线中第二电介质上的部分的状态的截面图;
图11是本发明的实施方式4所涉及的高频装置的截面图;
图12是示出使用追加金属线连接中间金属与底座板的状态的截面图;
图13是本发明的实施方式5所涉及的高频装置的俯视图;
图14是图13的虚线部处的截面图;
图15是示出根据接地金属线连接的有无,馈通部的阻抗怎样变化的图表。
具体实施方式
参照附图说明本发明的实施方式所涉及的高频装置。有时对相同或对应结构要素附以相同附图标记,省略说明的重复。
实施方式1.
图1是本发明的实施方式1所涉及的高频装置的俯视图。该高频装置具备具有主面10a的底座板10。底座板10为接地电位。在主面10a以沿着底座板10的一个侧面的方式形成有电介质12。在电介质12上形成有传输高频信号的信号线14。信号线14以从底座板10的一个侧面侧向主面10a的中央部延伸的方式形成。
在电介质12上的信号线14的旁边形成有岛形图案16。在岛形图案16的旁边形成有岛形图案17。岛形图案17在与岛形图案16相比距信号线14远的地点形成。岛形图案16、17是以不与信号线14相接的方式从底座板10的一个侧面侧向主面10a的中央部延伸的由金属形成的图案。如图1所示,岛形图案16、17在信号线14的下方形成。在信号线14的上方形成有岛形图案18、19。
以包围主面10a的中央部的方式形成有金属框30。金属框30具有与主面10a相接的接触部30a、在信号线14以及岛形图案16、17、18、19的上方形成的桥状部30b。而且,接触部30a与桥状部30b作为整体包围主面10a的中央部。在主面10a的中央部固定有半导体芯片32。半导体芯片32由将高频信号放大的FET芯片形成。
将信号线14中被金属框30包围的部分称为内侧信号线14a。将信号线14中位于金属框30外侧的部分称为外侧信号线14b。将岛形图案16、17中被金属框30包围的部分称为内侧岛形图案16a、17a。将岛形图案16、17中位于金属框30外侧的部分称为外侧岛形图案16b、17b。关于岛形图案18、19,也与岛形图案16、17同样。
图2是沿着图1的虚线的截面图。在信号线14的一部分形成有追加电介质34。桥状部30b经由追加电介质34而在信号线14上形成。图3是沿着图1的单点划线的截面图。在岛形图案16的一部分形成有前述追加电介质34的一部分。桥状部30b经由追加电介质34而在岛形图案16上形成。
如此,桥状部30b在追加电介质34上形成。而且,桥状部30b经由在信号线14的一部分以及岛形图案16、17、18、19的一部分形成的追加电介质34而在信号线14以及岛形图案16、17、18、19上形成。图4是沿着图1的双点划线的截面图。在底座板10上形成有接触部30a。
返回图1的说明。半导体芯片32与内侧信号线14a通过第一金属线40而连接。引线框42连接于外侧信号线14b。引线框42是与外部构件连接的部分。
内侧信号线14a与内侧岛形图案16a通过第二金属线44a而连接。内侧岛形图案16a与内侧岛形图案17a通过第二金属线44b而连接。外侧信号线14b与外侧岛形图案16b通过第三金属线46a而连接。外侧岛形图案16b与外侧岛形图案17b通过第三金属线46b而连接。从图1可知,关于岛形图案18、19,也与岛形图案16、17同样地金属线连接。
如此,在底座板10的左侧形成有馈通部50。具有与馈通部50同样的构成的馈通部52在底座板10的右侧形成。馈通部52具有引线框54和信号线56。另外,信号线56与半导体芯片32通过第一金属线58而连接。
在此,简单地说明本发明的实施方式1所涉及的高频装置的动作。经由信号线56以及第一金属线58向半导体芯片32供应从引线框54供应的高频信号。通过半导体芯片32放大的高频信号经由第一金属线40以及信号线14而供应至引线框42。
根据本发明的实施方式1所涉及的高频装置,通过调节实质的信号线的宽度,能够调节馈通部的阻抗。通过第二金属线和第三金属线的有无而调节实质的信号线的宽度。图1示出对全部的岛形图案16、17、18、19连接金属线、使信号线14、56的宽度实质上最大的高频装置。
图5是示出仅仅对与信号线14、56邻接的岛形图案实施金属线连接的高频装置的俯视图。此时,馈通部50的岛形图案17、19以及馈通部52的对应部分对高频信号的传输没有贡献。因此,与图1相比能够缩窄实质的信号线的宽度。图6是示出不连接信号线14、56与岛形图案的高频装置的俯视图。此时,与图1以及图5的情况相比能够缩窄实质的信号线的宽度。
图7是示出根据岛形图案与信号线的连接的有无,馈通部的阻抗怎样变化的图表。图7的数据是通过对图1、5、6所示的各个高频装置进行馈通部的电磁场分析(模拟)而得到的数据。图7中的倒三角形的标记示出使高频装置的动作频率为2.6GHz时的阻抗。由图7可知,通过改变与信号线连接的岛形图案的数量,能够使馈通部的阻抗变化。
如此,根据本发明的实施方式1所涉及的高频装置,通过岛形图案与信号线的连接的有无,能够调节高频装置的馈通部的阻抗。从而,当例如在决定了高频装置的外形之后变更搭载的半导体芯片时,能够在不改变该外形的情况下实现对变更后的半导体芯片而言最佳的匹配条件。即,能够容易地进行半导体芯片的阻抗匹配。
若能够容易地进行阻抗匹配,则能够提高设计自由度。另外,通过调节馈通部的阻抗,能够对应于各种阻抗的半导体芯片以及外部构件,因而能够提高高频装置的通用性。
在本发明的实施方式1中在信号图案的左右各形成了两个岛形图案,但是岛形图案的数量不特别受到限制。例如,作为最简单的构成,还可以只设置一个与信号线邻接的岛形图案。但是,为了实现馈通部的阻抗的多级调节,优选具有多个岛形图案。如此,岛形图案的数量根据市场的要求等而适当变更即可。
信号线与岛形图案的金属线连接、以及岛形图案彼此的金属线连接所使用的金属线的根数不特别受到限制。另外,金属线连接能够通过例如使用了毛细管(capillary)的引线接合而构成,但是不限于此。当金属线连接信号线与岛形图案时,将信号线与至少多个岛形图案中的任意一个连接就足够了。从而,本发明不限于图1所示的金属线的根数、连接方法。
半导体芯片32不限于FET芯片,也可以利用匹配电路基板形成。此外,这些变形还能够应用于之后的实施方式所涉及的高频装置。
实施方式2.
本发明的实施方式2所涉及的高频装置与实施方式1的共同点较多,故以与实施方式1的不同点为中心进行说明。图8是本发明的实施方式2所涉及的高频装置的俯视图。
引线框200连接于外侧信号线14b、岛形图案16、18中金属框30外侧的部分(外侧岛形图案)。在与馈通部202为相反侧的馈通部206中也同样地形成有引线框204。
例如在图1所述的高频装置的情况下,由于金属框30外侧的金属线露出于外部,故该金属线有可能脱落。然而,优选在金属框30外侧也能够调节实质的信号线的宽度。因此,在本发明的实施方式2所涉及的高频装置中,通过调节引线框200、206的宽度,能够调节实质的信号线14、56的宽度。从而,能够调节实质的信号线的宽度,而不需要使金属线露出于外部。此外,为了连接信号线与岛形图案16、17、18的外侧岛形图案,还可以使用比图8的引线框宽度大的引线框。
实施方式3.
本发明的实施方式3所涉及的高频装置与实施方式1的共同点较多,故以与实施方式1的不同点为中心进行说明。本发明的实施方式3所涉及的高频装置,通过与使用了岛形图案的实施方式1的高频装置不同的方法,能够调节馈通部的阻抗。
图9是本发明的实施方式3所涉及的高频装置的截面图。电介质300具有厚度不同的第一电介质300a和第二电介质300b。第一电介质300a以沿着底座板10的一个侧面的方式形成于主面10a。第二电介质300b与第一电介质300a的主面10a的中央部侧相接。第二电介质300b与第一电介质300a相比厚度较薄。此外,若第一电介质300a的厚度与第二电介质300b的厚度不同,则不限于此。
信号线302在第一电介质300a和第二电介质300b上一体地形成。即,信号线302具有在第一电介质300a上形成的部分302a和在第二电介质300b上形成的部分302b。
金属框30的桥状部30b经由在信号线302的一部分(部分302a)形成的追加电介质34而在信号线302上形成。引线框42与信号线302中金属框30外侧的部分连接。半导体芯片32与信号线302中在第一电介质300a上形成的部分302a通过金属线304而连接。此外,底座板10的右侧的馈通部为与上述底座板10的左侧的馈通部同样的构成。
本发明的实施方式3所涉及的高频装置的特征在于以阶梯状形成电介质300。若如图9所示地将金属线304固定于第一电介质300a上的部分302a,则对馈通部的阻抗有贡献的电介质的厚度成为y1+y2。
图10是示出金属线连接半导体芯片32与信号线302中第二电介质300b上的部分302b的状态的截面图。半导体芯片32与部分302b通过金属线306而连接。此时,对馈通部的阻抗有贡献的电介质的厚度成为y1。
根据本发明的实施方式3所涉及的高频装置,通过选择是使用图9的金属线304还是使用图10的金属线306,能够调节对馈通部的阻抗有贡献的电介质的厚度。因而,能够通过只改变打上金属线的地点而容易地调节馈通部的阻抗。而且,在将金属线304固定于部分302a的情况和将金属线306固定于部分302b的情况中,金属线的长度不同。该金属线的长度的不同引起馈通部的阻抗的不同。
实施方式4.
本发明的实施方式4所涉及的高频装置与实施方式1的共同点较多,故以与实施方式1的不同点为中心进行说明。图11是本发明的实施方式4所涉及的高频装置的截面图。本发明的实施方式4所涉及的高频装置通过与实施方式3的高频装置不同的方法调节电介质的厚度,从而能够调节馈通部的阻抗。
在主面10a形成有下层电介质400a。下层电介质400a以沿着底座板10的一个侧面的方式形成。在下层电介质400a上形成有中间金属402。在中间金属402上以使中间金属402的表面的一部分露出于外部的方式形成有上层电介质400b。上层电介质400b与下层电介质400a相比较薄地形成。此外,若上层电介质400b的厚度与下层电介质400a不同则不限于此。
在上层电介质400b上形成有信号线14。通过下层电介质400a与上层电介质400b形成电介质400。信号线14与中间金属402通过追加金属线410而连接。追加金属线410形成于金属框30外侧与内侧双方。
本发明的实施方式4所涉及的高频装置的特征在于在上层电介质400b与下层电介质400a之间形成中间金属402。通过如图11所示地使用追加金属线410连接信号线14与中间金属402,信号线14与中间金属402成为等电位。从而,对馈通部的阻抗有贡献的电介质的厚度成为下层电介质400a的厚度y3。
另一方面,若使用追加金属线连接中间金属402与底座板10,则中间金属402成为底座板的接地电位。图12是示出使用追加金属线412连接中间金属402与底座板10的状态的截面图。此时,对馈通部的阻抗有贡献的电介质的厚度成为上层电介质400b的厚度y4。
根据本发明的实施方式4所涉及的高频装置,通过选择是使用图11的追加金属线410还是使用图12的追加金属线412,能够调节对馈通部的阻抗有贡献的电介质的厚度。即,通过使用追加金属线连接信号线14与中间金属402或者中间金属402与底座板10,能够调节馈通部的阻抗。
实施方式5.
本发明的实施方式5所涉及的高频装置与实施方式1的共同点较多,故以与实施方式1的不同点为中心进行说明。图13是本发明的实施方式5所涉及的高频装置的俯视图。
在电介质12上以从底座板10的一个侧面侧向主面10a的中央部延伸的方式形成有信号线500。信号线500在中央部侧具有形成为梳齿状的梳齿部500a。在梳齿部500a的梳齿之间以不与信号线500(梳齿部500a)相接的方式形成有追加金属部502。在追加金属部502形成有贯穿电介质12的第一贯穿孔502a。从第一贯穿孔502a露出的电介质12的侧面使用镀层覆盖。经由该镀层,从第一贯穿孔502a露出的底座板10与追加金属部502电连接。
在半导体芯片32处形成有连接于底座板10的接地焊盘32a。在接地焊盘32a形成有贯穿半导体芯片32的第二贯穿孔32b。从第二贯穿孔32b露出的半导体芯片32的侧面使用镀层覆盖。经由该镀层,底座板10与接地焊盘32a电连接。
半导体芯片32具备传输高频信号的信号焊盘32c。半导体芯片32的信号焊盘32c与信号线500的梳齿部500a通过第一金属线40而连接。追加金属部502与接地焊盘32a通过接地金属线504而连接。接地金属线504的固定例如使用焊锡。高频装置的左侧的馈通部506与右侧的馈通部508具有相同构成。
图14是图13的虚线部处的截面图。桥状部30b经由信号线500中与梳齿部相比在基板的一个侧面侧的部分形成的追加电介质34而在信号线500上形成。追加金属部502与底座板10通过镀层502b而连接。接地焊盘32a与底座板10通过镀层32d而连接。
在本发明的实施方式5所涉及的高频装置能够根据接地金属线504的有无来调节第一金属线40以及信号线500相对于底座板10(地)的距离。即,当有接地金属线504时,第一金属线40以及信号线500相对于底座板10(地)的距离变短,当没有接地金属线时第一金属线40以及信号线500相对于底座板10(地)的距离变长。
从而,能够根据接地金属线的有无而改变馈通部506的阻抗。在本发明的实施方式5所涉及的高频装置中,对一个馈通部506形成了四个追加金属部502,因而能够通过在0~4根的范围内改变接地金属线504来实现五种阻抗。
图15是示出根据接地金属线连接的有无,馈通部的阻抗怎样变化的图表。图15的数据是通过对图13的高频装置和从图13的高频装置中去除了接地金属线的高频装置分别进行馈通部的电磁场分析(模拟)而得到的数据。
图15中的倒三角形的标记示出使高频装置的动作频率为2.6GHz时的阻抗。从图15可知,能够根据接地金属线的有无而改变馈通部的阻抗。此外,该实施方式中的馈通部包括第一金属线40。
只要能够使追加金属部502和接地焊盘32a为接地电位,则第一贯穿孔502a、第二贯穿孔32b非必须。例如还可以通过在电介质和半导体芯片中形成到达底座板的通路(via)来使追加金属部和接地焊盘为接地电位。此外,还可以适当地组合并使用至此说明的各实施方式所涉及的高频装置的特征。
附图标记说明
10 底座板;10a 主面;12 电介质;14、56 信号线;14a 内侧信号线;14b 外侧信号线;16、17、18、19 岛形图案;16a、17a 内侧岛形图案;16b、17b 外侧岛形图案;30 金属框;30a 接触部;30b 桥状部;32 半导体芯片;32a 接地焊盘;32b 第二贯穿孔;32c 信号焊盘;34 追加电介质;40、58 第一金属线;42、54 引线框;44a、44b 第二金属线;46a、46b 第三金属线;50、52、202、206、506、508 馈通部;200、204 引线框;300 电介质;300a 第一电介质;300b 第二电介质;302 信号线;304、306 金属线;400 电介质;400a 下层电介质;400b 上层电介质;402 中间金属;410、412 追加金属线;500 信号线;500a 梳齿部;502 追加金属部;502a 第一贯穿孔;504 接地金属线。

Claims (10)

1.一种高频装置,其特征在于,具备:
底座板,具有主面;
电介质,以沿着所述底座板的一个侧面的方式形成于所述主面;
信号线,在所述电介质上以从所述一个侧面侧向所述主面的中央部延伸的方式形成;
岛形图案,在所述电介质上的所述信号线旁边以从所述一个侧面侧向所述中央部延伸并且不与所述信号线相接的方式由金属形成;
金属框,具有与所述主面相接的接触部、和经由形成于所述信号线的一部分以及所述岛形图案的一部分的追加电介质而在所述信号线以及所述岛形图案上形成的桥状部,所述接触部与所述桥状部作为整体包围所述中央部;
引线框,与外侧信号线连接,所述外侧信号线是所述信号线中位于所述金属框外侧的部分;半导体芯片,固定于所述中央部;以及
第一金属线,连接所述半导体芯片与内侧信号线,所述内侧信号线是所述信号线中被所述金属框包围的部分。
2.根据权利要求1所述的高频装置,其特征在于:
所述岛形图案具有多个岛形图案,
具有连接所述信号线与至少所述多个岛形图案中的任何一个的金属线。
3.根据权利要求1所述的高频装置,其特征在于,具备:
第二金属线,连接所述内侧信号线与内侧岛形图案,所述内侧岛形图案是所述岛形图案中被所述金属框包围的部分。
4.根据权利要求1或3所述的高频装置,其特征在于,具备:
第三金属线,连接所述外侧信号线与外侧岛形图案,所述外侧岛形图案是所述岛形图案中位于所述金属框外侧的部分。
5.根据权利要求1至3中的任一项所述的高频装置,其特征在于:
所述引线框连接于所述外侧信号线和外侧岛形图案,所述外侧岛形图案是所述岛形图案中位于所述金属框外侧的部分。
6.一种高频装置,其特征在于,具备:
底座板,具有主面;
电介质,具有以沿着所述底座板的一个侧面的方式形成于所述主面的第一电介质、和与所述第一电介质的所述主面的中央部相接且与所述第一电介质厚度不同的第二电介质;
信号线,在所述第一电介质和所述第二电介质上一体地形成;
金属框,具有与所述主面相接的接触部、和经由形成于所述信号线的一部分的追加电介质而在所述信号线上形成的桥状部,所述接触部与所述桥状部作为整体包围所述中央部;
引线框,与所述信号线中位于所述金属框的外侧的部分连接;
半导体芯片,固定于所述中央部;以及
金属线,连接所述半导体芯片与所述信号线中被所述金属框包围且形成于所述第一电介质上的部分或者所述信号线中所述第二电介质上的部分。
7.一种高频装置,其特征在于,具备:
底座板,具有主面;
下层电介质,以沿着所述底座板的一个侧面的方式形成于所述主面;
中间金属,在所述下层电介质上形成;
上层电介质,以使所述中间金属的表面的一部分露出于外部的方式形成于所述中间金属上,与所述下层电介质厚度不同;
信号线,在所述上层电介质上形成;
金属框,具有与所述主面相接的接触部、和经由形成于所述信号线的一部分的追加电介质而在所述信号线上形成的桥状部,所述接触部与所述桥状部作为整体包围所述主面的中央部;
引线框,与所述信号线中位于所述金属框外侧的部分连接;
半导体芯片,固定于所述中央部;
第一金属线,连接所述半导体芯片与所述信号线中被所述金属框包围的部分;以及
追加金属线,连接所述信号线与所述中间金属、或者所述中间金属与所述底座板。
8.一种高频装置,其特征在于,具备:
底座板,具有主面;
电介质,以沿着所述底座板的一个侧面的方式形成于所述主面;
信号线,在所述电介质上以从所述一个侧面侧向所述主面的中央部延伸的方式形成,在所述中央部侧具有形成为梳齿状的梳齿部;
追加金属部,在所述电介质上的、所述梳齿部的梳齿之间,与所述信号线不相接且与所述底座板电连接;
金属框,具有与所述主面相接的接触部和经由形成于所述信号线中与所述梳齿部相比靠所述一个侧面侧的部分的追加电介质而在所述信号线上形成的桥状部,所述接触部与所述桥状部作为整体包围所述中央部;
引线框,与所述信号线中位于所述金属框外侧的部分连接;
半导体芯片,具有电连接于所述底座板的接地焊盘,固定于所述中央部;以及
第一金属线,连接所述半导体芯片与所述梳齿部。
9.根据权利要求8所述的高频装置,其特征在于,具备:
接地金属线,连接所述追加金属部与所述接地焊盘。
10.根据权利要求8或9所述的高频装置,其特征在于:
在所述追加金属部形成有贯穿所述电介质的第一贯穿孔,从所述第一贯穿孔露出的所述底座板与所述追加金属部电连接,
在所述接地焊盘形成有贯穿所述半导体芯片的第二贯穿孔,所述底座板与所述接地焊盘经由所述第二贯穿孔而电连接。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9390048B2 (en) * 2013-12-04 2016-07-12 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Controlling characteristic impedance of a trace in a printed circuit board to compensate for external component loading
JP6462535B2 (ja) * 2015-08-28 2019-01-30 株式会社東芝 高周波半導体装置
JP6494474B2 (ja) * 2015-09-08 2019-04-03 株式会社東芝 高周波半導体装置
JP6852841B2 (ja) * 2016-12-28 2021-03-31 住友電工デバイス・イノベーション株式会社 半導体装置
CN111095535B (zh) * 2017-11-14 2023-06-16 日本碍子株式会社 封装体和半导体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121913A (ja) * 1991-10-24 1993-05-18 Shinko Electric Ind Co Ltd 高周波素子用パツケージ
JPH1092975A (ja) * 1996-09-19 1998-04-10 Kyocera Corp 高周波回路用パッケージ

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS593557U (ja) * 1982-06-30 1984-01-11 三菱電機株式会社 モノリシツクマイクロ波集積回路
JPH0380601A (ja) * 1989-07-26 1991-04-05 Mitsubishi Electric Corp マイクロ波変換回路
JPH03119803A (ja) 1989-10-03 1991-05-22 Kyocera Corp マイクロ波平面回路調整方法
JPH03195049A (ja) * 1989-12-25 1991-08-26 Hitachi Ltd 半導体集積回路装置
JPH08288701A (ja) 1995-04-14 1996-11-01 Mitsubishi Electric Corp マイクロ波集積回路装置
US6072211A (en) 1998-08-03 2000-06-06 Motorola, Inc. Semiconductor package
JP2001144510A (ja) * 1999-11-15 2001-05-25 Nec Corp マイクロ波回路の特性調整回路および特性調整方法
JP3728393B2 (ja) 2000-02-16 2005-12-21 三菱電機株式会社 半導体装置
JP4519637B2 (ja) 2004-12-28 2010-08-04 株式会社東芝 半導体装置
JP4575261B2 (ja) * 2005-09-14 2010-11-04 株式会社東芝 高周波用パッケージ
US7683480B2 (en) 2006-03-29 2010-03-23 Freescale Semiconductor, Inc. Methods and apparatus for a reduced inductance wirebond array
JP2011171697A (ja) 2010-01-22 2011-09-01 Toshiba Corp 高周波半導体装置
JP5450313B2 (ja) 2010-08-06 2014-03-26 株式会社東芝 高周波半導体用パッケージおよびその作製方法
JP5636834B2 (ja) * 2010-09-10 2014-12-10 富士通株式会社 高周波回路用パッケージ及び高周波回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121913A (ja) * 1991-10-24 1993-05-18 Shinko Electric Ind Co Ltd 高周波素子用パツケージ
JPH1092975A (ja) * 1996-09-19 1998-04-10 Kyocera Corp 高周波回路用パッケージ

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