CN103871458A - 集成电路及其数据处理方法、解码器、存储器 - Google Patents

Abstract

本发明提供了一种包括在不同的电压域中被驱动的电路的集成电路及其数据处理方法、解码器、存储器。所述集成电路包括被构造为由具有第一电源电压电平的第一电源电压驱动的逻辑电路，以及被构造为由具有与第一电源电压电平不同的第二电源电压电平的第二电源电压驱动的存储电路。所述存储电路包括被构造为与逻辑电路进行接口连接的电路，该电路被构造为响应于输出信号以第二电源电压电平被供电，并被构造为将从逻辑电路接收的具有第一电源电压电平的信号的电平移位至第二电源电压电平。第一电源电压与第一电压域对应，第二电源电压与第二电源域对应。

Description

集成电路及其数据处理方法、解码器、存储器

本申请要求于2012年12月7日提交到美国专利商标局的第61/734,621号美国临时专利申请和2013年3月15日提交到韩国知识产权局的第10-2013-0028313号韩国专利申请的优先权，它们的公开通过引用全部包含于此。

技术领域

示例性实施例涉及一种集成电路，更具体讲，涉及一种包括在不同的电压域中被驱动的电路的集成电路。

背景技术

集成电路的功耗涉及施加到集成电路的电源电压。由集成电路消耗的功率取决于电源电压相对于地电压的电平。通常，可通过减小电源电压的电平来减小功耗。然而，减小电源电压的电平存在局限。例如，当电源电压被减小到等于或低于特定电压的电平时，会减小包括在集成电路中的存储装置（诸如静态随机存取存储器（SRAM））的稳定性并会降低存储装置的读取和/或写入性能。因此，存在即使在为了减小功耗而将集成电路的电源电压的电平设置为低于存储装置的工作电压的电平时，也可保证存储装置的性能的集成电路的需求。

发明内容

示例性实施例提供一种包括在不同的电压域中被驱动的电路的集成电路。

根据示例性实施例的一方面，提供了一种集成电路，包括由第一电源电压驱动的第一电路区域，以及由具有与第一电源电压不同的第二电源电压驱动的第二电路区域，所述集成电路包括构造为从第一电路区域接收至少一个信号的接口电路，其中，接口电路被构造为响应于第二电路区域的输出信号以第二电源电压电平被供电，并产生第二电路区域的输出信号，输出信号具有移位至第二电源电压电平的电平。

根据示例性实施例的另一方面，提供一种连接在第一电压域与第二电压域之间的接口电路，所述接口电路包括：第一PMOS晶体管，连接到与第一电源电压不同的第二电源电压，并被构造为由输出信号控制；第二PMOS晶体管，连接在第一PMOS晶体管与第一节点之间，并被构造为由第一电源电压电平的输入信号控制；第三PMOS晶体管，连接到第二电源电压，并被构造为由时钟信号控制；第一NMOS晶体管和第二NMOS晶体管串联连接在第一节点与地电压之间，并被分别构造为由输入信号和时钟信号控制；反相器，连接到第一节点并被构造为根据第一节点的信号输出输出信号，其中，第一电源电压与第一电压域对应，第二电源电压与第二电源域对应。

根据示例性实施例的另一方面，提供了一种集成电路，包括：逻辑电路，被构造为由具有第一电源电压电平的第一电源电压驱动；存储电路，被构造为由具有与第一电源电压电平不同的第二电源电压电平的第二电源电压驱动，存储电路包括被构造为与逻辑电路进行接口连接的电路，其中，所述电路被构造为响应于所述电路的输出信号以第二电源电压电平被供电，并被构造为将从逻辑电路接收的具有第一电源电压电平的信号的电平移位至第二电源电压电平。

根据示例性实施例的另一方面，提供了一种操作方法，包括：利用第一电源电压驱动第一电路区域；利用与第一电源电压不同的第二电源电压驱动第二电路区域；在第一电路区域产生具有第一电源电压电平的信号；响应于第二电路区域中的信号移位所述信号的电平，其中，响应于输出信号以第二电源电压电平向第二电路区域供电。

根据示例性实施例的另一方面，提供了一种解码器，包括：逻辑门，被构造为将具有第一电源电压电平的多个第一输入信号进行编码并在第一输出节点产生第一输出信号，第一输出信号具有与第一电源电压电平不同的第二电源电压电平；反相器，被构造为将第一输出信号进行反转并在第二电源电压电平产生第二输出信号，其中，解码器被构造为接收第一时钟信号，该第一时钟信号被构造为控制在第一时钟信号的第一逻辑电平对输出节点进行预充电并在第一时钟信号的第二逻辑电平估计输出节点，其中，在逻辑门接收第二输出信号。

根据示例性实施例的另一方面，提供了一种存储器，包括：地址解码器，被构造为以第一电源电压电平对多个地址输入信号进行解码并以与第一电源电压电平不同的第二电源电压电平在输出节点产生第一地址解码信号；反相器，被构造为对第一地址解码信号进行反转并以第一电源电压电平产生第二地址解码信号，其中，存储器被构造为接收第一时钟信号，该第一时钟信号被构造为控制在第一时钟信号的第一相位对输出节点进行预充电并在第一时钟信号的第二相位估计输出节点，其中，在逻辑门接收第二输出信号。

根据示例性实施例的另一方面，提供一种由包括逻辑电路和存储电路的集成电路处理数据的方法，所述方法包括：由逻辑电路产生用于控制存储电路的具有第一电源电压电平的控制信号，并将控制信号发送到存储电路；由存储电路将控制信号的电平移位至与第一电源电压电平不同的第二电源电压电平；由存储电路根据具有移位的电平的控制信号执行读取操作或写入操作。

附图说明

从以下结合附图的详细描述中，示例性实施例将被更加清楚地理解，在附图中：

图1是示出根据示例性实施例的集成电路的框图；

图2是示出根据示例性实施例的逻辑电路与存储电路之间的接口的示图；

图3是示出根据示例性实施例的时钟信号产生电路的示图；

图4是示出根据示例性实施例的图2的接口电路的电路图；

图5是示出根据示例性实施例的包括在集成电路中的存储电路的电路图；

图6是示出根据示例性实施例的图5的第三接口电路的电路图；

图7是示出根据示例性实施例的图5的存储电路的操作方法的流程图；

图8是示出根据示例性实施例的包括接口电路的系统的框图；

图9是示出根据另一示例性实施例的包括接口电路的系统的框图。

具体实施方式

如这里所使用的，术语“和/或”包括一个或更多个相关列出的项的任何组合和所有组合。当诸如“……中的至少一个”的表达出现在一列元件之后时，其修饰整列元件而不修饰列中的单个元件。

将参照示出示例性实施例的附图更充分地描述示例性实施例的优点和特征以及实现优点和特征的方法。

以下，将参照示出示例性实施例的附图更充分地描述示例性实施例。然而，示例性实施例可以以许多不同的形式来实现，而不应被解释为仅限于这里阐述的示例性实施例；相反，提供这些示例性实施例使得本公开将是全面的和完整的，并将向本领域普通技术人员充分传达示例性实施例的构思。因此，可存在可替代本说明书中描述的内容的许多等同物和修改的示例性实施例。在附图中，相同的标号表示相同的元件。为了清晰，附图中的结构可能大于或小于实际结构。

这里使用的术语仅是为了描述特定示例性实施例的目的，而不意图限制示例性实施例。如这里所使用的，除非上下文件明确指出，否则单数形式也意图包括复数形式。还应理解，这里使用的术语“包括”和/或“包含”表示存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组合，但是不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。

除非另外定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与示例性实施例所属的技术领域的普通技术人员通常理解的含义相同的含义。还应理解，除非这里明确定义，否则术语（诸如在通用字典中定义的术语）应该被解释为具有与现有技术的上下文中的含义一致的含义，并且不应被解释为理想化或过于正式的含义。

随着包括在集成电路中的晶体管的数量增加以及集成电路的工作频率增加，由集成电路消耗的功率增加。如果不管理功耗，则可能花费大量成本以满足集成电路的热需求，或者可能无法实现集成电路。满足集成电路的热需求表示提供组件使得可通过在操作期间适当冷却集成电路将集成电路保持在热限度中的活动。在诸如电池供电的装置的应用中，集成电路的功耗管理是提供合适的电池寿命的重要因素。

集成电路的功耗与施加到集成电路的电源电压有关。由集成电路消耗的功率取决于电源电压相对于地电压的电平。通常，可通过减小电源电压的电平来减小功耗。

图1是示出根据示例性实施例的集成电路10的框图。

参照图1，集成电路10包括多个逻辑电路12和多个存储电路14。逻辑电路12连接到存储电路14。逻辑电路12包括在由第一电源电压VDDL驱动的第一电路区域11中，存储电路14包括在由第二电源电压VDDS驱动的第二电路区域13中。可从集成电路10的外部施加第一电源电压VDDL和第二电源电压VDDS。可选择地，可从集成电路10中的电压产生单元（未示出）施加第一电源电压VDDL和第二电源电压VDDS。第二电源电压VDDS可被设置为高于第一电源电压VDDL。集成电路10可包括集成在一个半导体基板上的逻辑电路12和存储电路14。

逻辑电路12可通过使用第一电源电压VDDL和地电压VSS来指示逻辑状态（1和0状态）。可在操作期间利用从第一电源电压VDDL改变到地电压VSS或从地电压VSS改变到第一电源电压VDDL的逻辑信号估计逻辑电路12。逻辑电路12的功耗取决于第一电源电压VDDL相对于地电压VSS的相对电平。可通过减小第一电源电压VDDL的电平来减小逻辑电路12的功耗。第一电源电压VDDL可被减小到可正常执行逻辑电路12的操作的电平。

逻辑电路12可根据集成电路10的目的执行操作。逻辑电路12可在操作期间产生各种数据值并将各种数据值存储在存储电路14中。此外，逻辑电路12可从存储电路14读取各种数据值。存储电路14可包括用作例如高速缓冲存储器或寄存器的存储器。存储电路14可以是可读取和写入数据的存储器。

逻辑电路12可产生各种控制信号CTL以对存储电路14进行存取。控制信号CTL可包括指示存储电路14中的将被存取的存储器的位置的地址信号、指示读取操作的读使能信号和指示写入操作的写使能信号。在读取操作中，存储电路14将数据输出到逻辑电路12。在写入操作中，逻辑电路12把将被存储的数据提供给存储电路14。根据示例性实施例，由逻辑电路12提供的控制信号CTL为与第一电源电压VDDL和地电压VSS一起操作的信号。

图2是示出根据示例性实施例的逻辑电路12与存储电路14之间的接口的示图。

参照图2，逻辑电路12a可以是图1的逻辑电路12中的一个。存储电路14a是图1的存储电路14中的一个。逻辑电路12a可被描述为由第一电源电压VDDL驱动的域，存储电路14a可被描述为由第二电源电压VDDS驱动的域。即，逻辑电路12a和存储电路14a为在不同的电压域中被驱动的电路。

逻辑电路12a可包括多个反相器，例如，第一反相器21至第三反相器23。第一电源电压VDDL被提供给第一反相器21至第三反相器23。第一反相器21响应于第一时钟信号CLK和反转的第一时钟信号CLKB，接收输入信号IN并输出输出信号OUT1。例如，第一反相器21为响应于第一时钟信号CLK的下降沿将输入信号IN进行反转的时钟控制反相器。第二反相器22和第三反相器23彼此交叉耦合以构成锁存器24。第一反相器21的输出连接到锁存器24。

锁存器24将接收的第一反相器21的输出信号OUT1进行反转并锁存，并且输出第一控制信号CTL1。第二反相器22接收第一反相器21的输出信号OUT1并将第一反相器21的输出信号OUT1进行反转，并且输出第一控制信号CTL1。第三反相器23响应于第一时钟信号CLK和反转的第一时钟信号CLKB而接收第一控制信号CTL1，并且第三反相器23的输出被提供为第二反相器22的输入。例如，第三反相器23可被实现为响应于第一时钟信号CLK的逻辑高电平将第一控制信号CTL1进行反转的时钟控制三态反相器，但是第三反相器23不限于此并且可被实现为其它类型的反相器。

在逻辑电路12a中，输入信号IN、第一时钟信号CLK、反转的第一时钟信号CLKB、输出信号OUT1和第一控制信号CTL1为在第一电源电压VDDL和地电压VSS之间进行操作的信号。逻辑电路12a产生具有与输入信号IN的逻辑电平相同的逻辑电平的第一控制信号CTL1。第一控制信号CTL1可以是图1的控制信号CTL中的一个。

存储电路14a通过接口电路25连接到逻辑电路12a。接口电路25可包括时钟控制门26和第四反相器27。第二电源电压VDDS被提供到时钟控制门26和第四反相器27。时钟控制门26可被实现为输入第一控制信号CTL1和第二控制信号CTL2以及第二时钟信号CLKP的NAND门。可选择地，除了NAND门之外，时钟控制门26还可以是逻辑门。

从逻辑电路12a提供第一控制信号CTL1。还可从逻辑电路12a提供第二控制信号CTL2。第一控制信号CTL1和第二控制信号CTL2为以第一电源电压电平和地电压电平进行操作的信号。

第二时钟信号CLKP可以是在第二电源电压域中提供的信号。第二时钟信号CLKP为以第二电源电压电平和地电压电平进行操作的信号。时钟控制门26接收第一控制信号CTL1和第二控制信号CTL2以及第二时钟信号CLKP，并输出输出信号OUT2。输出信号OUT2被提供给第四反相器27，第四反相器27输出输出信号OUT3。

图3是示出根据示例性实施例的时钟信号产生电路15的示图。

参照图3，时钟信号产生电路15可接收外部时钟信号CLK_EXT并可产生第一时钟信号CLK和反转的第一时钟信号CLKB以及第二时钟信号CLKP。时钟信号产生电路15可包括接收外部时钟信号CLK_EXT的时钟接收单元16以及彼此串联连接并连接到时钟接收单元16的输出的第一反相器17和第二反相器18。

时钟接收单元16可由第二电源电压VDDS驱动，可接收外部时钟信号CLK_EXT，并可产生具有第二电源电压电平的第二时钟信号CLKP。时钟接收单元16可包括差分交叉耦合锁存器型时钟产生单元。时钟产生单元16可用作电平移位器和缓冲器。外部时钟信号CLK_EXT可具有第一电源电压电平或第二电源电压电平。第二时钟信号CLKP可被输入到第一反相器17，第一反相器17可产生反转的第一时钟信号CLKB。反转的第一时钟信号CLKB可被输入到第二反相器18，第二反相器18可产生第一时钟信号CLK。第一反相器17和第二反相器18可由第一电源电压VDDL驱动，第一时钟信号CLK和反转的第一时钟信号CLKB均具有第一电源电压电平。

时钟信号产生电路15可接收外部时钟信号CLK_EXT，并可产生彼此同步的第一时钟信号CLK和第二时钟信号CLKP。在这种情况下，第一时钟信号CLK具有第一电源电压电平，第二时钟信号CLKP具有第二电源电压电平。

图4是示出根据示例性实施例的图2的接口电路25的电路图。

参照图4，接口电路25包括时钟控制门26和第四反相器27。时钟控制门26由第二电源电压VDDS驱动。时钟控制门26包括第一电路单元31、第二电路单元32和第三电路单元33。第一电路单元31因第四反相器27的输出信号OUT3而以第二电源电压电平被供电。第一电路单元31包括多个PMOS晶体管P2、P3和P4。PMOS晶体管P4具有连接到第二电源电压VDDS的源极和连接到第四反向器27的输出信号OUT3的栅极。PMOS晶体管P3具有连接到第一控制信号CTL1的栅极和连接到PMOS晶体管P4的漏极的源极。PMOS晶体管P2具有连接到第二控制信号CTL2的栅极和连接到PMOS晶体管P4的漏极的源极。PMOS晶体管P2和P3的漏极彼此连接，并连接到时钟控制门26的输出信号OUT2。

第二电路单元32的PMOS晶体管P1具有连接到第二电源电压VDDS的源极、连接到第二时钟信号CLKP的栅极和连接到时钟控制门26的输出信号OUT2的漏极。第三电路单元33包括串联连接在地电压VSS与时钟控制门26的输出信号OUT2之间的NMOS晶体管N1至N3。NMOS晶体管N3具有连接到时钟控制门26的输出信号OUT2的漏极和连接到第一控制信号CTL1的栅极。NMOS晶体管N2具有连接到NMOS晶体管N3的源极的漏极和连接到第二控制信号CTL2的栅极。NMOS晶体管N1具有连接到NMOS晶体管N2的源极的漏极、连接到第二时钟信号CLKP的栅极和连接地电压VSS的源极。

第四反相器27接收时钟控制门26的输出信号OUT2并由第二电源电压VDDS驱动。第四反相器27通过将时钟控制门26的输出信号OUT2的逻辑电平进行反转来输出输出信号OUT3。第四反相器27的输出信号OUT3用作将具有第二电源电压电平的电压提供给第一电路单元31的信号。即，PMOS晶体管P4因具有逻辑低电平的第四反向器27的输出信号OUT3而导通，第二电源电压VDDS作为第一电路单元31的电源而操作。

当第二时钟信号CLKP具有逻辑低电平时，接口电路25在预充电模式下操作。在预充电模式下，PMOS晶体管P1导通，时钟控制门26的输出信号OUT2被改变为第二电源电压VDDS，以逻辑低电平产生第四反向器27的输出信号OUT3。

当第二时钟信号CLKP具有逻辑高电平时，接口电路25在估计模式下操作。在估计模式下，当第一控制信号CTL2和第二控制信号CTL2中的任何一个具有逻辑低电平时，时钟控制门26的输出信号OUT2保持第二电源电压VDDS。当第一控制信号CLT1和第二控制信号CLT2都具有逻辑高电平时，NMOS晶体管N1至N3导通，并且时钟控制门26的输出信号OUT2开始被放电。时钟控制门26的输出信号OUT2被放电至地电压电平，第四反相器27的输出信号OUT3被改变为逻辑高电平。逻辑高电平的第四反相器27的输出信号OUT3被反馈，并且PMOS晶体管P4截止。时钟控制门26的输出信号OUT2被最终完全放电至地电压VSS。为了在估计模式期间完全截止PMOS晶体管P1，以第二电源电压电平提供第二时钟信号CLKP。

在图4中，第一电路单元31还可被称为因第四反相器27的输出信号OUT3而以第二电源电压电平被供电且响应于第一控制信号CTL1和第二控制信号CTL2的弱保持器装置。第二电路单元32还可被称为响应于第二时钟信号CLKP的强预充电装置。第三电路单元33可被称为响应于第一控制信号CTL1和第二控制信号CTL2以及第二时钟信号CLKP的强估计装置。

接口电路25接收具有第一电源电压电平的第一控制信号CTL1和第二控制信号CTL2并将输出信号OUT3的电平移位至第二电源电压电平。当第一控制信号CTL1和第二控制信号CTL2为地址信号时，接口电路25同时执行地址解码操作和电平移位操作。因此，由于地址解码时间和电平移位时间可以相同，因此，接口电路25还可被称为零延迟电平移位器。此外，由于接口电路25具有主锁存器和连接到主锁存器的从锁存器，并用作主从锁存器，因此可不使用附加电路。

图5是示出根据示例性实施例的包括在集成电路10中的存储电路14b的电路图。

参照图5，逻辑电路12b可以是图1的逻辑电路12中的一个。存储电路14b可以是图1的存储电路14中的一个。存储电路14b连接到逻辑电路12b，并接收从逻辑电路12b中输出的地址信号ADR1和ADR2以及读-使能信号RDEN。如参照图2所述，逻辑电路12b以第一电源电压域中进行操作，地址信号ADR1和ADR2以及读-使能信号RDEN为以第一电源电压电平和地电压电平进行操作的信号。

存储电路14b在第二电源电压域中进行操作。存储电路14b包括地址解码器41、控制信号产生单元42、字线驱动器43和存储阵列45。地址解码器41包括接收地址信号ADR1和ADR2以及内部时钟信号CLK_INT的多个接口电路，例如，第一接口电路25a和第二接口电路25b。第一接口电路25a和第二接口电路25b分别包括时钟控制门26a和26b并且分别包括反相器27a和27b。第一接口电路25a和第二接口电路15b中的每一个可具有与参照图4描述的接口电路25相同的结构，但是应理解，第一接口电路25a和第二接口电路25b也可具有不同的结构。

第一接口电路25a和第二接口电路25b连接在逻辑电路12b与存储电路14b之间。第一接口电路25a在第二电源电压域中进行操作，接收（被输入）地址信号ADR1和ADR2以及内部时钟信号CLK_INT，并输出地址锁存信号ADR_LAT。地址信号ADR1和ADR2以第一电源电压电平被提供，内部时钟信号CLK_INT以第二电源电压电平被提供。由于作为第一接口电路25a的输出的地址锁存信号ADR_LAT，因此第一接口电路25a以第二电源电压电平被供电。同样地，由于第二接口电路25b的输出，因此第二接口电路25b以第二电源电压电平被供电。

控制信号产生单元42包括接收（被输入）读-使能信号RDEN和内部时钟信号CLK_INT的第三接口电路25c。可如图6所示构造第三接口电路25c。

图6是示出根据示例性实施例的图5的第三接口电路25c的电路图。

参照图6，第三接口电路25c由第二电源电压VDDS驱动，接收（被输入）读-使能信号RDEN和内部时钟信号CLK_INT，并输出读信号READ。第三接口电路25c包括接收（被输入）读-使能信号RDEN和内部时钟信号CLK_INT的2-输入时钟控制门26c以及接收（被输入）2-输入时钟控制门26c的输出并输出读信号READ的反相器27c。2-输入时钟控制门26c包括PMOS晶体管P11、P21和P41，以及NMOS晶体管N11和N21。

PMOS晶体管P41和P21彼此串联连接。PMOS晶体管P41连接到第二电源电压VDSS，栅极受读电压READ控制，并将第二电源电压VDDS提供给PMOS晶体管P21。PMOS晶体管P21具有连接到读使能信号RDEN的栅极。PMOS晶体管P11连接到第二电源电压VDDS，并具有连接到内部时钟信号CLK_INT的栅极。PMOS晶体管P11和P21的漏极彼此连接以获得2-输入时钟控制门26c的输出。NMOS晶体管N21和N11彼此串联连接在地电压VSS与2-输入时钟控制门26c的输出之间。读使能信号RDEN连接到NMOS晶体管N21的栅极，内部时钟信号CLK_INT连接到NMOS晶体管N11的栅极。

反相器27c接收（被输入）2-输入时钟控制门26c的输出并输出读信号READ。读信号READ充当将第二电源电压VDDS提供给PMOS晶体管P21的电源信号。即，PMOS晶体管P41由于逻辑低电平的读信号READ而导通，并且第二电源电压VDDS被提供给PMOS晶体管P21。

在第三接口电路25c中，当内部时钟信号CLK_INT具有逻辑低电平时，PMOS晶体管P11导通，2-输入时钟控制门26c的输出成为第二电源电压VDDS，并且读信号READ以逻辑低电平处被产生。当内部时钟信号CLK_INT具有逻辑高电平并且读使能信号RDEN具有逻辑低电平时，2-输入时钟控制门26C的输出保持第二电源电压VDDS。当读使能信号RDEN具有逻辑高电平时，NMOS晶体管N11和N21导通，2输入时钟控制门26c的输出放电至地电压电平，读信号READ被改变为逻辑高电平。逻辑高电平的读信号READ被反馈至PMOS晶体管P41的栅极，并且PMOS晶体管P41截止。2-输入时钟控制门26c的输出最终被完全放电至地电压VSS。为了完全截止PMOS晶体管P11，以第二电源电压电平CLK_INT提供内部时钟信号。

返回参照图5，从存储电路14b中的控制信号产生单元42的第三接口电路25c输出的读信号READ被提供给产生感测使能信号SAEN的延迟逻辑单元46。延迟逻辑单元46接收读信号READ并在足够延迟（例如，等于或大于阈值的延迟）之后产生感测使能信号SAEN，以感测存储阵列45的存储单元数据的。

字线驱动器43接收从地址解码器41输出的地址锁存信号ADR_LAT并驱动字线WL。存储阵列45包括存储单元47、位线选择单元48和感测放大器单元49。一个存储单元47包括典型的互补金属氧化物半导体（CMOS）SRAM单元，所述互补金属氧化物半导体（CMOS）SRAM单元包括通过NMOS晶体管T1和T2连接到一对位线BL和BLB的交叉耦合反相器47A和47B。NMOS晶体管T1和T2的栅极连接到字线WL。当字线WL被使能为逻辑高电平时，NMOS晶体管T1和T2提供位线BL和BLB与反相器47A和47B之间的传导路径。

位线选择单元48中的每一个响应于位线选择信号CS将位线BL和BLB连接到感测放大器单元49。感测放大器单元49响应于感测使能信号SAEN感测和放大位线BL和BLB的电压电平并输出一对差分信号。

根据本示例性实施例，提供给逻辑电路12b的地址信号ADR1和ADR2和读使能信号RDEN为在第一电源电压电平进行操作的信号。接收具有第一电源电压电平的地址信号ADR1和ADR2以及读使能信号RDEN的存储电路14b的第一接口电路25a至第三接口电路25c产生具有第二电源电压电平的地址锁存信号ADR_LAT和读信号READ。即，由于作为第一接口电路25a至第三接口电路25c的输出的读信号READ和地址锁存信号ADR_LAT，第一接口电路25a至第三接口电路25c以第二电源电压电平被供电，将地址输入信号ADR1和ADR2以及读信号READ的电平移位至第二电源电压电平。

由于驱动逻辑电路12b的第一电源电压VDDL的第一电源电压电平由于第一接口电路25a至第三接口电路25c而充分减小，因此可减小集成电路10的功耗。

图7是示出根据示例性实施例的图5的存储电路的操作方法的流程图。

参照图7，在操作61，逻辑电路12b产生具有控制存储电路14b的第一电源电压电平的控制信号。控制信号包括对存储电路14b进行读取和写入的地址信号ADR1和ADR2以及读使能信号RDEN。在操作62，存储电路14b接收具有第一电源电压电平的控制信号，并将控制信号的电平移位至第二电源电压电平。在操作63，存储电路14b响应于具有移位至第二电源电压电平的电平的控制信号而执行读取和写入操作。

图8是示出根据示例性实施例的包括接口单元的系统70的框图。

参照图8，系统70（具有无线网络通信功能的移动终端）可被实现为各种装置（诸如移动电话、移动个人计算机（PC）或个人便携式终端）中的任何一种。系统70支持发送者与接收者之间的呼叫。由系统70支持的呼叫的示例包括通过发送和接收图像和语音执行的语音呼叫和视频呼叫。应理解，系统70也可支持许多其它类型的通信和消息传送技术，例如，SMS等。

由系统70执行的通信方法可以是例如宽带码分多址（W-CDMA）、增强型数据率全球移动系统（GSM）演进（EDGE）、长期演进（LTE）或全球互通微波存取（WiMAX）。无线网络可包括用于将无线通信信号发送到系统70和从系统70接收无线通信信号的基站发送系统、控制和管理多个基站的基站控制器以及通过基站控制器执行系统之间的呼叫交换的交换中心。

系统70包括相机单元71、语音输入单元72、无线通信单元73、显示单元74、语音输出单元75、用户输入单元76和控制单元78。

相机单元71拍摄对象并产生图像。相机单元71可包括包含在其上入射光的至少一个透镜的光学单元和将入射在透镜上的光转换为电数据并产生图像的图像传感器。相机单元71的图像传感器可被实现为通过传感器接口使用图像处理单元进行操作的许多不同的类型，例如，原始-拜尔(RAW-Bayer）和/或CMOS类型。相机单元71的图像传感器可包括将由图像传感器检测的光转换为电信号的多个光电检测器。图像传感器还可包括对由图像传感器捕捉的光进行滤波并捕捉颜色信息的滤色器阵列。

语音输入单元72包括语音传感器（诸如麦克风）并接收（输入）语音呼叫所需的语音。

无线通信单元73连接到无线网络并以无线方式与至少一个其他方的终端进行通信。无线通信单元73在呼叫期间在控制单元78的控制下，将包括输入到语音输入单元72的语音和/或由相机单元71产生的图像的图像呼叫数据发送到其他方的终端，并从其他方的终端接收包括图像数据和/或语音数据的图像呼叫数据。

显示单元74可将图像显示在屏幕上，并可包括显示装置，诸如液晶显示器（LCD）。显示单元74可在控制单元78的控制下显示由相机单元71产生的图像。

语音输出单元75可输出语音数据或其它音频数据，并可包括语音输出装置，诸如内部扬声器。此外，语音输出单元75还可包括用于连接到外部语音输出装置（诸如头戴受话器、耳机、或外部扬声器）并可将语音数据或其它音频数据输出到外部语音输出装置的连接器。语音输出单元75可在语音呼叫或图像呼叫期间在控制单元78的控制下，输出来自其他方的终端的语音数据或其它音频数据。

用户输入单元76接收用于操作系统70的用户的输入。用户输入单元76可包括包含用于输入数字或文本的多个键的键区。键区可以是触摸板。用户输入单元76还可包括将用户在显示单元74上的移动（例如，手移动）或手势检测为用户输入的检测传感器。用户输入单元76的检测传感器可被实现为设置为与显示单元74的面板型显示装置（诸如LCD）重叠的触摸屏。

控制单元78控制整个系统70。当通过用户通过输入单元76的输入而选择了呼叫功能时，控制单元78参照输入的电话号码通过无线通信单元73请求其他方的终端建立呼叫连接。当执行呼叫连接时，控制单元78控制包括由语音输入单元72输入的语音数据和/或由相机单元71产生的图像数据的呼叫数据通过无线通信单元73被发送到其他方的终端的，以及包括在通过无线通信单元73从其他方的终端接收的呼叫数据中的图像数据和/或语音数据由显示单元74和/或语音输出单元75输出。

控制单元78对通过图像处理管线由相机单元71的图像传感器捕捉的图像数据执行多个图像处理操作，以获得处理的图像。处理的图像可被显示在显示单元74上。随着处理的图像的分辨率和帧率增大，存在适于图像数据的图像信号处理系统的需求。

控制单元78可包括用于存储处理的数据的预定存储区域。控制单元78中的存储区域可被实现为包括图5的第一接口电路至第三接口电路25a、25b和25c的SRAM。

在系统70中，相机单元71、语音输入单元72、无线通信单元73、显示单元74、语音输出单元75、用户输入单元76和控制单元78可由第一电源电压VDDL或高于第一电源电压VDDL的第二电源电压VDDS驱动，即，可在不同的电压域中被驱动。系统70的控制单元78可由第一电源电压VDDL驱动，并可将具有第一电源电压电平的控制信号提供给由第二电源电压VDDS驱动的相机单元71、语音输入单元72、无线通信单元73、显示单元74、语音输出单元75和用户输入单元76。同样，控制单元78可由第二电源电压VDDS驱动，并可从由第一电源电压VDDL驱动的相机单元71、语音输入单元72、无线通信单元73、显示单元74、语音输出单元75和用户输入单元76接收具有第一电源电压电平的控制信号。

系统70的相机单元71、语音输入单元72、无线通信单元73、显示单元74、语音输出单元75、用户输入单元76和控制单元78中的每一个可包括接口电路IF，所述接口电路IF接收具有第一电源电压电平的控制信号并将控制信号的电平移位至第二电源电压电平，并且输出具有移位的电平的控制信号作为输出信号。接口电路IF被提供作为电源的第二电源电压VDDS，接口电路IF响应于时钟信号而输入具有第一电源电压电平的控制信号，并将输出的电平移位至第二电源电压电平。

图9是示出根据另一示例性实施例的包括接口电路的系统80的框图。

参照图9，系统80可被实现为包括在图7的控制单元78中的图像处理系统。系统80可包括中央处理单元（CPU）81、图像信号处理器（ISP）82、图像编解码单元83、第一存储器控制器84和第二存储器控制器85、图像输入/输出单元86以及接口单元87。此外，系统80还可包括控制系统80中的存储区域102的第三存储器控制器101。存储区域102可被实现为包括图5的第一接口电路25a至第三接口电路25c的SRAM或动态随机存取存储器（DRAM）。

ISP 82可包括拜尔处理单元、RGB处理单元以及缩放/旋转/仿射变换处理单元。ISP 82可控制例如图像尺寸、颜色深度、检测像素是坏的还是好的、镜头阴影补偿、自适应颜色插值、颜色校正、伽马控制、色调/增益控制、图像效果、自动曝光和自动白平衡以控制每个单元的处理。由ISP 82处理的图像数据可经由总线88发送到图像编解码单元83。

图像编解码单元83可对图像数据执行图像编码和解码，以容易发送和存储。图像编解码单元83可包括联合图像专家组（JPEG）编解码单元，并可产生高分辨率JPEG图像。在JPEG中，以块的单位压缩图像数据，并通过从文件的第一部分扫描被解码的位置的块数据的压缩流来恢复和再现图像数据。

作为JPEG的最小集的基线JPEG包括将图像数据从RGB转换为YIQ，将每个YIQ图像划分为8×8像素宏块，执行离散余弦变换（DCT），通过使用量化表针对每个系数以不同步长对作为DCT的结果值的DCT系数进行线性量化，分开视觉上重要的部分和视觉上不重要的部分，并且保存视觉上重要的部分并删除视觉上不重要的部分以减小数据量。数据的8×8块为最小编码单元。当最小块单元被改变时，可改变块数据的大小。

以宏块单元被分块和量化的DCT系数包括一个DC分量和63个AC分量。DC分量考虑邻近信号之间的相关性对来自邻近前一块的差分信号执行差分脉冲编码调制（DPCM），并且AC分量通过使用之字形扫描排列块并随后执行行程编码来排列块。

由JPEG压缩方法压缩的JPEG图像被划分为多个宏块，并且每个宏块包括结束块的EOB码和一个DC分量。构成JPEG图像的宏快具有相互决定的DC值。

ISP 82校正图像以降低JPEG图像数据中的噪声。ISP 82可调整8×8块数据的DC/AC系数。ISP 82通过根据DC/AC阈值分开图像区域来降低噪声，从而调整或控制DC/AC系数。ISP 82通过调整AC系数来降低块噪声。此外，ISP 82可通过调整DC/AC系数将亮度增强施加到块数据。

CPU 81为执行包括处理图像数据的方法所必需的硬件、软件和/或固件的微处理器。CPU 81可包括可被称为处理与图像数据处理相关的一系列复杂处理的视频处理单元（VPU）的图形处理单元（GPU）

CPU 81可执行可在各种电子游戏和其它应用中使用的图形图像操作和渲染。CPU 81可从主机（诸如软件应用）接收命令和图像数据。命令用于通过改变图像数据来指定产生渲染图像所需的操作和计算。

CPU 81可控制附加处理功能，诸如相机功能或多媒体数据再现功能。CPU81可执行缩小功能或剪切，使得图像数据适合于显示单元74（见图8）的尺寸，并可执行适合于显示在显示单元74上的图像数据的颜色标准的转换。

将由CPU 81处理的命令或图像数据可被存储在存储装置91中。存储装置91可以是存在于系统80的外部的外部存储装置。系统80可通过第一存储器控制器84控制存储装置91。存储装置91可被实现为易失性存储器，诸如同步动态随机存取存储器（SDRAM）。第一存储器控制器84可以是控制SDRAM的操作的SDRAM控制器。存储装置91可存储基本输入/输出系统（BIOS）、操作系统以及具有用户接口功能的各种程序、应用或固件。

存储装置91可存储从相机单元71（见图8）的图像传感器接收的原始图像数据。存储在存储装置91中的原始图像数据可被提供给ISP 82。

存储装置91可用于在系统80的操作期间执行缓冲或高速缓冲。例如，当图像数据被输出到显示单元74（见图8）时，存储装置91可包括缓存图像数据的至少一个帧缓冲器。即，存储装置91可在处理图像数据之前、时或之后存储图像数据。

除了存储装置91之外，系统80可连接到永久地存储图像数据和/或命令的非易失性存储装置92。系统80通过第二存储器控制器85连接到非易失性存储装置92。非易失性存储装置92由第二存储器控制器85控制。非易失性存储装置92可以是存在于系统80的外部的外部存储装置，但是不限于此，并且可选择地，可被包括在系统80的内部。

非易失性存储装置92可包括闪存、硬盘驱动器、其它光学存储介质、磁存储介质和/或固态存储介质，或者它们的组合。第二存储器控制器85可以是控制闪存的闪存控制器。尽管在图9中，非易失性存储装置92为单个装置，但是非易失性存储装置92可包括与系统80有关地进行操作的存储装置中的一个或更多个存储装置的组合。

非易失性存储装置92可用于存储固件、数据文件、图像数据、软件程序、应用、无线访问信息、个人信息、用户偏好和其它类型的数据。存储在非易失性存储装置92和/或存储装置91中的图像数据可在被输出到显示器之前由系统80处理。

由相机单元71的图像传感器捕捉的原始图像数据可通过系统80被存储在存储装置91中，并且存储在电子装置（诸如计算机）中的原始图像数据还可通过系统80被存储在存储装置91中。存储装置91可将存储在存储装置91中的原始图像数据或JPEG图像数据发送到显示单元74（见图8）并显示原始图像数据或JPEG图像数据。显示单元74（见图8）可显示图像数据或将菜单或命令显示为用户界面的一部分。

多媒体装置（诸如相机单元71（见图8）、计算机和/或显示单元74（见图8））可由多媒体处理器（MMP）或应用处理器（AP）控制以执行附加功能，诸如相机功能、多媒体文件再现功能和三维（3D）图形功能。由MMP执行的相机功能的操作模式可被划分为各种类型的模式，诸如预览模式和多媒体操作模式。预览模式是用于在拍摄图像之前查看图像的预览的模式，多媒体操作模式是根据相机拍摄命令输入捕捉图像的拍摄操作模式。

系统80可被称为用于图像数据的前端处理器，MMP和/或AP可被称为作为后续处理器的后端处理器93。后端处理器93可连接到相机单元71（见图8）、计算机和/或显示单元74（见图8）。系统80将存储在存储装置91中的图像数据通过图像输入/输出单元86发送到后端处理器93。

图像输入/输出单元86可将从相机单元71（见图8）的图像传感器输出的原始图像数据输出到后端处理器93。图像输入/输出单元86可发送调整为适合于连接到后端处理器93的显示单元74（见图8）的尺寸的图像数据。此外，图像输入/输出单元86可输出被转换为适合于显示在显示单元74（见图8）上的图像数据的颜色标准的图像数据。用于交换图像数据的接口单元87可连接在图像输入/输出单元86与后端处理器93之间。

接口单元87可包括移动工业处理器接口（MIPI）和/或作为图像数据发送单元的发送帧的并行接口。除了充足的图像信息之外，帧还可包括地址和重要的协议控制信息。可以以位单元发送帧，并且帧可包括在数据的前部和后部的头字段和尾字段。并行接口在图像数据具有低分辨率和低帧率时被使用。作为高速串行接口的MIPI用于发送具有高分辨率和高帧率的图像数据。

控制单元78中的CPU 81、ISP 82、图像编解码单元83、第一存储器控制器84和第二存储器控制器85、图像输入/输出单元86以及接口单元87可由第一电源电压VDDL或高于第一电源电压VDDL的第二电源电压VDDS驱动，即，可在不同的电压域中被驱动。CPU 81可由第一电源电压VDDL驱动，并可将具有第一电源电压电平的第一控制信号提供给由第二电源电压VDDS驱动的ISP 82、图像编解码单元83、第一存储器控制器84和第二存储器控制器85以及图像输入/输出单元86。同样，CPU 81可由第二电源电压VDDS驱动，并可从由第一电源电压VDDL驱动的ISP 82、图像编解码单元83、第一存储器控制器84和第二存储器控制器85以及图像输入/输出单元86接收具有第二电源电压电平的控制信号。

CPU 81、ISP 82、图像编解码单元83、第一存储器控制器84和第二存储器控制器85以及图像输入/输出单元86中的每一个可包括接口电路IF，所述接口电路IF接收具有第一电源电压电平的控制信号并将控制信号的电平移位至具有第二电源电压电平的输出信号。根据接口电路IF的输出向接口电路IF提供作为电源的第二电源电压VDDS，接口电路IF响应于时钟信号接收（输入）具有第一电源电压电平的控制信号，并将输出的电平移位至第二电源电压电平。

虽然已经通过使用特定术语，参照本公开的示例性实施例具体示出和描述了本公开，但是这里使用的示例性实施例和术语仅用于解释示例性实施例，并不应被解释为限制本公开的范围。示例性实施例应被视为描述性意义而不是为了限制的目的。因此，示例性实施例的范围不是由示例性实施例的详细描述限定而是由权利要求限定，范围内的所有差异将被解释为包括在示例性实施例中。

Claims (26)

1.一种集成电路，包括：

逻辑电路，被构造为由具有第一电源电压电平的第一电源电压驱动；

存储电路，被构造为由具有与第一电源电压电平不同的第二电源电压电平的第二电源电压驱动，所述存储电路包括构造为与逻辑电路进行接口连接的接口电路，

其中，所述接口电路被构造为响应于存储电路的输出信号而以第二电源电压电平被供电，并被构造为将从逻辑电路接收的具有第一电源电压电平的第一信号的电平移位至第二电源电压电平。

2.如权利要求1所述的集成电路，其中，逻辑电路被构造为产生所述第一信号，以从存储电路读取和向存储电路写入。

3.如权利要求1所述的集成电路，其中，所述接口电路包括：

时钟控制门，被构造为接收具有第一电源电压电平的第一信号,

其中，时钟控制门，被构造为响应于所述第一信号和时钟信号而产生存储电路的输出信号。

4.如权利要求3所述的集成电路，其中，接口电路包括：

第一电路单元，连接在第二电源电压和第一节点之间，第一电路被构造为根据接口电路的输出信号以第二电源电压电平供电，并被构造为接收所述第一信号；

第二电路单元，连接在第二电源电压与第一节点之间，并且第二电路单元被构造为接收时钟信号；

第三电路单元，连接在第一节点与具有地电压电平的地电压之间，并被构造为接收所述第一信号和时钟信号；

第四电路单元，被构造为由第二电源电压驱动，接收第一节点的信号，并输出存储电路的输出信号。

5.如权利要求4所述的集成电路，其中，时钟信号是在第二电源电压电平和地电压电平进行操作的信号。

6.如权利要求1所述的集成电路，其中，存储电路还包括多个存储单元和地址解码器，所述地址解码器被构造为对将多个存储单元进行编址的地址信号进行解码并与逻辑电路进行接口连接。

7.如权利要求6所述的集成电路，其中，地址解码器被构造为从逻辑电路接收地址信号，并将第一电源电压电平的地址信号的电平移位至第二电源电压电平。

8.如权利要求1所述的集成电路，其中，存储电路还包括多个存储单元，所述多个存储单元中的每一个存储单元连接到一对位线、感测放大器和控制信号产生单元，感测放大器连接到位线并被构造为感测从多个存储单元选择的存储单元的数据，控制信号产生单元被构造为产生激活感测放大器单元的感测使能信号并与逻辑单元进行接口连接。

9.如权利要求8所述的集成电路，其中，控制信号产生单元被构造为从逻辑电路接收具有第一电源电压电平的读-使能信号，并将读-使能信号的电平转换为具有第二电源电压电平的感测使能信号的电平。

10.一种解码器，包括：

逻辑门，被构造为对具有第一电源电压电平的多个第一输入信号进行解码，并在输出节点产生第一输出信号，第一输出信号具有与第一电源电压电平不同的第二电源电压电平；

反相器,被构造为将第一输出信号进行反转并以第二电源电压电平产生第二输出信号，

其中，解码器被构造为接收第一时钟信号，该第一时钟信号被构造为控制在第一时钟信号的第一逻辑电平对输出节点进行预充电并在第一时钟信号的第二逻辑电平估计输出节点，

其中，在逻辑门接收第二输出信号。

11.如权利要求10所述的解码器，还包括：

锁存器电路，被构造为以第一电源电压电平进行操作，对多个第二输入信号进行锁存，并提供多个第一输入信号和多个锁存的第二输入信号。

12.如权利要求11所述的解码器，其中，锁存器电路包括：

多个锁存器，被构造为在第二时钟信号的第一逻辑电平对多个第二输入信号进行锁存并在第二时钟信号的第二逻辑电平提供多个第一输入信号以及多个锁存的第二输入信号。

13.如权利要求12所述的解码器，其中，第二时钟信号以第一电源电压电平进行操作，第一时钟信号以第二电源电压电平进行操作，并且第二时钟信号为第一时钟信号的缓存的时钟信号。

14.如权利要求10所述的解码器，其中，逻辑门包括：

第一PMOS晶体管，连接到提供第二电源电压电平的第二电源电压，并被构造为由第二输出信号控制；

第二PMOS晶体管，连接在第一PMOS晶体管与输出节点之间，并被构造为在第一电源电压电平由第一输入信号控制；

第三PMOS晶体管，连接到第二电源电压，并被构造为由第一时钟信号控制；

第一NMOS晶体管和第二NMOS晶体管串联连接在输出节点与地电压之间，并被构造为分别由第一输入信号和第一时钟信号控制。

15.如权利要求10所述的解码器，其中，逻辑门包括被构造为当在第一时钟信号的第二逻辑电平输出节点为逻辑低电平时阻止向输出节点提供第二电源电压电平的晶体管。

16.一种存储器，包括：

地址解码器，被构造为对第一电源电压电平的多个地址输入信号进行解码并以与第一电源电压电平不同的第二电源电压电平在输出节点产生第一地址解码信号；

反相器，被构造为对第一地址解码信号进行反转并以第二电源电压电平产生第二地址解码信号，

其中，存储器被构造为接收第一时钟信号，该第一时钟信号用于控制在第一时钟信号的第一相位对输出节点进行预充电并在第二时钟信号的第二相位估计输出节点，

其中，在逻辑门接收第二地址解码信号。

17.如权利要求16所述的存储器，还包括：

存储阵列，具有多个存储单元，每个存储单元连接到一对位线、感测放大器和控制信号产生单元，感测放大器连接到位线并被构造为感测从多个存储单元选择的存储单元的数据,控制信号产生单元被构造为产生激活感测放大器单元的感测使能信号，其中，存储阵列被提供第二电源电压电平。

18.如权利要求17所述的存储器，还包括：

地址锁存电路，被构造为以第一电源电压电平进行操作，锁存多个第二输入信号并提供多个第一输入信号以及多个锁存的第二输入信号。

19.如权利要求18所述的存储器，其中，地址锁存电路包括：

多个锁存器，被构造为在在第二时钟信号的第一相位对多个第二输入信号进行锁存，并在第二时钟信号的第二相位提供多个第一输入信号以及多个锁存的第二输入信号。

20.如权利要求19所述的存储器，其中，第二时钟信号以第一电源电压电平进行操作，第一时钟信号以第二电源电压电平进行操作，并且第二时钟信号为第一时钟信号的缓存的时钟信号。

21.如权利要求16所述的存储器，其中，逻辑门包括：

第一PMOS晶体管，连接到提供第二电源电压电平的第二电源电压，并被构造为由第二输出信号控制；

第二PMOS晶体管，连接在第一PMOS晶体管与输出节点之间，并被构造为由第一电源电压电平的第一输入信号控制；

第三PMOS晶体管，连接到第二电源电压，并被构造为由第一时钟信号控制；

第一NMOS晶体管和第二NMOS晶体管串联连接在第一节点与地电压之间，并被构造为分别由第一输入信号和第一时钟信号控制。

22.如权利要求16所述的存储器，其中，逻辑门包括被构造为当在第一时钟信号的第二逻辑电平输出节点为逻辑低电平时阻止向输出节点提供第二电源电压电平的晶体管。

23.一种由包括逻辑电路和存储电路的集成电路处理数据的方法，所述方法包括：

由逻辑电路产生用于控制存储电路的具有第一电源电压电平的控制信号，并将控制信号发送到存储电路；

由存储电路将控制信号的电平移位至与第一电源电压电平不同的第二电源电压电平；

由存储电路根据具有移位的电平的控制信号执行读取操作或写入操作。

24.如权利要求23所述的方法，其中，第二电源电压电平大于第一电源电压电平。

25.如权利要求23所述的方法，其中，产生控制信号的步骤包括：产生指示在存储电路中将被存取的存储器的位置的地址信号、指示将被执行的读取操作的读-使能信号，以及指示将被执行的写入操作的写-使能信号。

26.如权利要求23所述的方法，还包括：

当发送到存储电路的控制信号包括地址信号时，与移位同步地执行地址解码操作。

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