TWI614765B - 包括在不同電壓域被驅動的電路之積體電路 - Google Patents

Abstract

本發明係提供一種包括以不同電壓域驅動的電路之積體電路。該積體電路包含一邏輯電路配置成藉由具有一第一電源電壓位準之一第一電源電壓驅動，以及一記憶體電路配置成藉由具有與該第一電源電壓位準不同之一第二電源電壓位準之一第二電源電壓驅動。該記憶體電路包含一電路配置成與該邏輯電路界接，配置成響應於一輸出信號而要被供應位於該第二電源電壓位準之電力，以及配置成將接收自該邏輯電路之具有該第一電源電壓位準之一信號之一位準移位至該第二電源電壓位準。該第一電源電壓對應於一第一電壓域，以及該第二電源電壓對應於一第二電壓域。

Description

包括在不同電壓域被驅動的電路之積體電路 相關申請案之交叉參考

本申請案主張向美國專利商標局2012年12月7日提出申請之美國專利暫時申請案第61/734,621號以及向韓國智慧財產局2013年3月15日提出申請之韓國專利申請案第10-2013-0028313號之利益，前述申請案之整體揭露內容在此併入本申請案以為參考資料。

發明領域

本發明之示範實施例係有關於一種積體電路，且更特定地，係有關於一種包括以不同電壓域驅動的電路之積體電路。

相關技藝之說明

一積體電路之電力消耗係相關於施加至該積體電路之一電源電壓。一積體電路所消耗之電力係依相關於一接地電壓之一電源電壓之位準而定。通常，電力消耗可藉由降低一電源電壓之一位準而減少。然而，降低一電源電壓之一位準有其極限存在。例如，當一電源電壓降低至等於或低於一特定電壓之位準時，一包含於一積體電路中 之記憶體裝置，諸如一靜態隨機存取記憶體(SRAM)，之可靠性將會降低以及該記憶體裝置之讀取及/或寫入效能會減低。據此，存有一種對於一積體電路之需求而該積體電路，即使當該積體電路之一電源電壓之一位準係設定為低於一記憶體裝置之一操作電壓之一位準以減少電力消耗時，仍能確保該記憶體裝置之效能。

發明概要

示範實施例係提供一種包括以不同電壓域驅動的電路之積體電路。

依據一示範實施例之一態樣，係提供一種積體電路包含：一第一電路區域而該第一電路區域係藉由一第一電源電壓驅動；以及一第二電路區域而該第二電路區域係藉由與該第一電源電壓不同之一第二電源電壓驅動；該積體電路包含一介面電路而該介面電路係配置成接收來自該第一電路區域之至少一信號，其中該介面電路係配置成響應於該第二電路區域之一輸出信號而接受位於一第二電源電壓位準之電力的供應，以及產生該第二電路區域之該輸出信號，該輸出信號具有一移位至該第二電源電壓位準之位準。

依據一示範實施例之另一態樣，係提供一種連接於第一與第二電壓域之間的介面電路，該介面電路包含：一第一PMOS電晶體而該第一PMOS電晶體係連接至與一第一電源電壓不同之一第二電源電壓，以及係配置成受到 一輸出信號之控制，一第二PMOS電晶體而該第二PMOS電晶體係連接於該第一PMOS電晶體與一第一節點之間，以及係配置成受到一第一電源電壓位準之一輸入信號之控制；一第三PMOS電晶體而該第三PMOS電晶體係連接至該第二電源電壓，以及係配置成受到一時脈信號之控制；第一與第二NMOS電晶體係串聯於該第一節點與一接地電壓之間，以及係分別配置成受到該輸入信號與該時脈信號之控制；以及一反向器而該反向器係連接至該第一節點，以及係配置成依據該第一節點之一信號以輸出該輸出信號，其中該第一電源電壓對應於該第一電壓域，以及該第二電源電壓對應於該第二電壓域。

依據一示範實施例之另一態樣，係提供一種積體電路包含：一邏輯電路而該邏輯電路係配置成藉由具有一第一電源電壓位準之一第一電源電壓驅動；以及一記憶體電路而該記憶體電路係配置成藉由具有與該第一電源電壓位準不同之一第二電源電壓位準之第二電源電壓驅動，該記憶體電路包含一電路而該電路配置成與該邏輯電路界接，其中該電路係配置成響應於該電路之一輸出信號而接受位於該第二電源電壓位準之電力的供應，以及配置成將接收自該邏輯電路之具有該第一電源電壓位準之一信號之一位準移位至該第二電源電壓位準。

依據一示範實施例之另一態樣，係提供一種操作方法包含：以一第一電源電壓驅動一第一電路區域；以與該第一電源電壓不同之一第二電源電壓驅動一第二電路區 域；在該第一電路區域中產生具有一第一電源電壓位準之一信號；以及響應於該第二電路區域中之一信號以移位該信號之一位準，以及產生一第二電源電壓位準之一輸出信號，其中該第二電路區域響應於該輸出信號而接受位於該第二電源電壓位準之電力的供應。

依據一示範實施例之另一態樣，係提供一種解碼器包含：一邏輯閘而該邏輯閘係配置成解碼具有一第一電源電壓位準之多數第一輸入信號以及在一輸出節點產生一第一輸出信號，該第一輸出信號具有與該第一電源電壓位準不同之一第二電源電壓位準，以及一反向器係配置成反轉該第一輸出信號以及產生該第二電源電壓位準之一第二輸出信號，其中該解碼器係配置成接收一第一時脈信號而該第一時脈信號係配置成在該第一時脈信號之一第一邏輯位準處控制預充電該輸出節點以及在該第一時脈信號之一第二邏輯位準處評估該輸出節點，以及其中該第二輸出信號係在該邏輯閘處接收。

依據一示範實施例之另一態樣，係提供一種記憶體包含；一位址解碼器而該位址解碼器係配置成解碼位於一第一電源電壓位準之多數位址輸入信號以及在一輸出節點處產生與該第一電源電壓位準不同之一第二電源電壓位準之一第一位址解碼信號；以及一反向器而該反向器係配置成反轉該第一位址解碼信號以及產生位於該第二電源電壓位準之一第二位址解碼信號，其中該記憶體係配置成接收一第一時脈信號而該第一時脈信號係配置成在該第一時 脈信號之一第一相位處控制預充電該輸出節點以及在該第一時脈信號之一第二相位處評估該輸出節點，以及其中該第二位址解碼信號係在一邏輯閘處接收。

依據一示範實施例之另一態樣，係提供一種藉由包含一邏輯電路及一記憶體電路之一積體電路處理資料之方法，該方法包含，藉由該邏輯電路，產生具有一第一電源電壓位準之控制信號而該等控制信號係用以控制該記憶體電路，以及傳送該等控制信號至該記憶體電路；藉由該記憶體電路，將該等控制信號之位準移位至與該第一電源電壓位準不同之一第二電源電壓位準；以及，藉由該記憶體電路，依據具有該等移位位準之該等控制信號執行讀取或寫入作業。

10‧‧‧積體電路

11‧‧‧第一電路區域

12‧‧‧邏輯電路

12a‧‧‧邏輯電路

12b‧‧‧邏輯電路

13‧‧‧第二電路區域

14‧‧‧記憶體電路

14a‧‧‧記憶體電路

14b‧‧‧記憶體電路

15‧‧‧時脈信號產生電路

16‧‧‧時脈產生單元

17‧‧‧第一反向器

18‧‧‧第二反向器

21‧‧‧第一反向器

22‧‧‧第二反向器

23‧‧‧第三反向器

24‧‧‧閂鎖器

25‧‧‧介面電路

25a‧‧‧第一介面電路

25b‧‧‧第二介面電路

25c‧‧‧第三介面電路

26‧‧‧時脈化閘

26a-26b‧‧‧時脈化閘

26c‧‧‧2-輸入式時脈化閘

27‧‧‧第四反向器

27a-27c‧‧‧反向器

31‧‧‧第一電路單元

32‧‧‧第二電路單元

33‧‧‧第三電路單元

41‧‧‧位址解碼器

42‧‧‧控制信號產生單元

43‧‧‧字元線驅動器

45‧‧‧記憶體陣列

46‧‧‧延遲邏輯單元

47‧‧‧記憶元

47A-47B‧‧‧反向器

48‧‧‧位元-線選取單元

49‧‧‧感測放大器單元

61-63‧‧‧作業方塊

70‧‧‧系統

71‧‧‧相機單元

72‧‧‧語音輸入單元

73‧‧‧無線通訊單元

74‧‧‧顯示單元

75‧‧‧語音輸出單元

76‧‧‧使用者輸入單元

78‧‧‧控制單元

80‧‧‧系統

81‧‧‧中央處理單元(CPU)

82‧‧‧影像信號處理器(ISP)

83‧‧‧影像編碼解碼器單元

84‧‧‧第一記憶體控制器

85‧‧‧第二記憶體控制器

86‧‧‧影像輸入/輸出單元

87‧‧‧介面單元

88‧‧‧匯流排

91‧‧‧記憶體裝置

92‧‧‧非依電性儲存裝置

93‧‧‧後端處理器

101‧‧‧第三記憶體控制器

102‧‧‧記憶體區域

VDDL‧‧‧第一電壓電源

V/DDS‧‧‧第二電壓電源

VSS‧‧‧接地電壓

CTL‧‧‧控制信號

CTL1‧‧‧第一控制信號

CTL2‧‧‧第二控制信號

CLK‧‧‧第一時脈信號

CLKB‧‧‧反向第一時脈信號

CLKP‧‧‧第二時脈信號

CLK_EXT‧‧‧外部時脈信號

CLK_INT‧‧‧內部時脈信號

IN‧‧‧輸入信號

OUT1-OUT3‧‧‧輸出信號

P1-P4‧‧‧PMOS電晶體

P11-P41‧‧‧PMOS電晶體

N1-N3‧‧‧NMOS電晶體

N11-N21‧‧‧NMOS電晶體

T1-T2‧‧‧NMOS電晶體

ADR1-ADR2‧‧‧位址信號

ADR_LAT‧‧‧位址閂鎖信號

WL‧‧‧字元線

BL-BLB‧‧‧位元-線

CS‧‧‧位元-線選取信號

RDEN‧‧‧讀取-致能信號

READ‧‧‧讀取信號

SAEN‧‧‧感測致能信號

IF‧‧‧介面電路

示範實施例將由下列關聯於隨附圖式之詳細說明而得到更為清晰地理解其中：圖1係一方塊圖以例示說明依據一示範實施例之一積體電路；圖2係一圖式以例示說明依據一示範實施例之介於邏輯電路與記憶體電路之間之一介面；圖3係一圖式以例示說明依據一示範實施例之一時脈信號產生電路；圖4係一電路圖以例示說明依據一示範實施例之圖2之一介面電路；圖5係一電路圖以例示說明依據一示範實施例之 一包含於積體電路中之一記憶體電路；圖6係一電路圖以例示說明依據一示範實施例之圖5之一第三介面電路；圖7係一流程圖以例示說明依據一示範實施例之圖5之記憶體電路之一操作方法；圖8係一方塊圖以例示說明依據一示範實施例之包含一介面電路之一系統；以及圖9係一方塊圖以例示說明依據另一示範實施例之包含一介面電路之一系統。

示範實施例之詳細說明

如此處所使用者，用語”及/或”包含一或多個關聯列舉項目之任何及全部組合。表達用語諸如”至少其一”，當位於一列元件之前時，係修飾整列元件而並非修飾該列之個別元件。

示範實施例之優點與特徵以及達成該等優點及特徵之方法將參考隨附圖式作較完整地說明，而示範實施例係顯示於該等圖式中。

以下，示範實施例將參考隨附圖式作較完整地說明，而示範實施例係顯示於該等圖式中。然而，示範實施例可以許多不同型式體現且不應被解釋為受限於此處所提出之示範實施例；相反地，此類示範實施例係提出以使此一揭露內容將為詳盡且完整者，以及將完整地傳達該等示範實施例之概念給本技藝中之普通技術人士。因此，應 理解可有許多能夠取代本說明書所說明之示範性實施例之等效物及修改之示範實施例。圖式中，類似參考號碼表示類似元件。圖式中之結構為清晰起見可大於或小於實際的結構。

此處所用之術語僅係基於說明特定示範實施例之目的而已且並無意圖限制示範實施例。如此處所使用者，除非上下文另外明白地指出，否則單數型式”一(a)”，”一(an)”，以及”該(the)”亦意圖包含複數型式。更將理解的是，此處所使用之用語”包含(comprises)”，及/或”包含(comprising)”係指明所陳述之特徵、整數、步驟、作業、構件、組件、及/或前述項目之族群的存在，但並未預先排除一或多個其他特徵、整數、步驟、作業、構件、組件及/或前述項目之族群的存在或添加。

除非另外定義，否則此處所使用之全部用語(包含技術及科學用語)均具有與示範實施例所屬技藝中之普通技術人士所通常理解者相同之意義。將更為理解的是，用語，諸如該等界定於通常使用之字典中之用語，應解釋為具有一種與相關技藝之上下文中之意義一致的意義，而且除非此處明確地加以定義，否則將不會以一種理想化或過度正式的意味加以解釋。

因為包含於一積體電路中之電晶體數量增加以及該積體電路之一操作頻率增加，所以該積體電路所消耗之電力增加。假設電力消耗未受管理，可能花費一顯著之數量以滿足積體電路之一溫度需求或是積體電路可能不切 實際。滿足積體電路之溫度需求涉及一種提供組件之活動使得該積體電路可能藉由在一作業期間適當地冷卻該積體電路而保持在溫度極限內。應用時，諸如一電池電力式裝置，一積體電路之電力消耗管理在提供一適當電池壽命時是一項重要的因素。

一積體電路之電力消耗係與施加至該積體電路之一電源電壓有關。一積體電路所消耗之電力係依相關於一接地電壓之一電源電壓之一位準而定。通常，電力消耗可藉由降低一電源電壓之一位準而減少。

圖1係一方塊圖以例示說明依據一示範實施例之一積體電路。

參看圖1，積體電路10包含多數邏輯電路12以及多數記憶體電路14。邏輯電路12係連接至記憶體電路14。邏輯電路12係包含於一第一電路區域11中而該第一電路區域係藉由一第一電源電壓VDDL驅動，以及記憶體電路14係包含於一第二電路區域13中而該第二電路區域係藉由一第二電源電壓VDDS驅動。第一電源電壓VDDL及第二電源電壓VDDS可由積體電路10的外界施加。選擇性地，第一電源電壓VDDL及第二電源電壓VDDS可由積體電路10中之一電壓產生單元(未顯示)施加。第二電源電壓VDDS可設定為高於第一電源電壓VDDL。積體電路10可包含邏輯電路12及記憶體電路14而該等電路係整合於一半導體基材上。

邏輯電路12可利用第一電源電壓VDDL及一接 地電壓VSS以指示邏輯狀態(1與0狀態)。邏輯電路12可以一邏輯信號評估而該邏輯信號於作業期間係由第一電源電壓VDDL改變為接地電壓VSS，或由接地電壓VSS改變為第一電源電壓VDDL。邏輯電路12之電力消耗係依相關於接地電壓VSS之第一電源電壓VDDL之一相對位準而定。邏輯電路12之電力消耗可藉由降低第一電源電壓VDDL之一位準而減少。第一電源電壓VDDL可降低至一位準而邏輯電路12之一作業可藉由該位準而正常地執行。

邏輯電路12可依據積體電路10之一目的而執行一項作業。邏輯電路12於作業期間可產生各種資料值並將各種資料值儲存於記憶體電路14中。此外，邏輯電路12可自記憶體電路14中讀取各種資料值。記憶體電路14可包含一記憶體而該記憶體係作為，例如，一快取或一暫存器之用。記憶體電路14可為可讀取及寫入資料之記憶體。

邏輯電路12可產生各種控制信號CTL以便存取記憶體電路14。控制信號CTL可包含一位址信號以指示記憶體電路14中即將進行存取之一記憶體的位置、一讀取-致能信號以指示一讀取作業、以及一寫入-致能信號以指示一寫入作業。讀取作業中，記憶體電路14輸出資料至邏輯電路12。寫入作業中，邏輯電路12提供即將儲存至記憶體電路14之資料。依據一示範實施例，邏輯電路12所提供之控制信號CTL為與第一電源電壓VDDL及接地電壓VSS作業之信號。

圖2係一圖式以例示說明依據一示範實施例之介 於邏輯電路12與記憶體電路14之間之一介面。

參看圖2，一邏輯電路12a可為圖1之邏輯電路12之一。一記憶體電路14a可為圖1之記憶體電路14之一。邏輯電路12a可如同使用一受到第一電源電壓VDDL驅動之區域加以說明，以及記憶體電路14a可如同使用一受到第二電源電壓VDDS驅動之區域加以說明。亦即，邏輯電路12a及記憶體電路14a係以不同電壓域驅動之電路。

邏輯電路12a可包含多數反向器，例如第一至第三反向器21、22、及23。第一電源電壓VDDL係施加至第一至第三反向器21、22、及23。第一反向器21響應於一第一時脈信號CLK與一反向第一時脈信號CLKB而接收一輸入信號IN以及輸出一輸出信號OUT1。例如，第一反向器21係一時脈化反向器而該時脈化反向器響應於第一時脈信號CLK之一下降邊緣以反轉輸入信號IN。第二及第三反向器22及23係相互交叉耦合以構成一閂鎖器24。第一反向器21之一輸出係連接至閂鎖器24。

閂鎖器24將接收到之第一反向器21之輸出信號OUT1反轉並閂鎖以及輸出一第一控制信號CTL1。第二反向器22接收並反轉第一反向器21之輸出信號OUT1以及輸出第一控制信號CTL1。第三反向器23響應於第一時脈信號CLK及反向第一時脈信號CLKB以接收第一控制信號CTL1，以及第三反向器23之一輸出係提供作為第二反向器22之一輸入。例如，第三反向器23可實施作為一時脈化三態反向器之用而該反向器響應於第一時脈信號CLK之一 邏輯高位準以反轉第一控制信號CTL1，然而第三反向器23並未受限於此且可實施作為其他型式之反向器之用。

邏輯電路12a中，輸入信號IN、第一時脈信號CLK、反向第一時脈信號CLKB、輸出信號OUT1、以及第一控制信號CTL1均為在第一電源電壓VDDL與接地電壓VSS之間操作的信號。邏輯電路12a產生具有與輸入信號IN之邏輯位準相同之邏輯位準之第一控制信號CTL1。第一控制信號CTL1可為圖1之控制信號CTL之一。

記憶體電路14a係經由一介面電路25而連接至邏輯電路12a。介面電路25可包含一時脈化閘26以及一第四反向器27。第二電源電壓VDDS係供應至時脈化閘26及第四反向器27。時脈化閘26可實施作為一反及閘之用而第一及第二控制信號CTL1與CTL2以及一第二時脈信號CLKP係輸入至該反及閘。選擇性地，時脈化閘26可為一及閘以外之一邏輯閘。

第一控制信號CTL1係由邏輯電路12a提供。第二控制信號CTL2亦可由邏輯電路12a提供。第一及第二控制信號CTL1與CTL2係在一第一電源電壓位準與一接地電壓位準操作之信號。

第二時脈信號CLKP可為一第二電源電壓域中所提供之一信號。第二時脈信號CLKP係在一第二電源電壓位準及接地電壓位準操作之一信號。時脈化閘26接收第一及第二控制信號CTL1與CTL2以及第二時脈信號CLKP，以及輸出一輸出信號OUT2。輸出信號OUT2係提供至第四反 向器27，以及第四反向器27輸出一輸出信號OUT3。

圖3係一圖式以例示說明依據一示範實施例之一時脈信號產生電路15。

參看圖3，時脈信號產生電路15可接收一外部時脈信號CLK_EXT以及可產生第一時脈信號CLK及反向第一時脈信號CLKB，以及第二時脈信號CLKP。時脈信號產生電路15可包含一時脈接收單元16而該時脈接收單元接收外部時脈信號CLK_EXT，以及第一及第二反向器17與18而該等反向器相互串聯且連接至時脈接收單元16之一輸出。

時脈接收單元16可藉由第二電源電壓VDDS驅動、可接收外部時脈信號CLK_EXT、以及可產生具有第二電源電壓位準之第二時脈信號CLKP。時脈產生單元16可包含一差動交叉耦合閂鎖器型式之時脈產生單元。時脈接收單元16可作為一位準移位器以及一緩衝器之用。外部時脈信號CLK_EXT可具有第一電源電壓位準或第二電源電壓位準。第二時脈信號CLKP可輸入至第一反向器17，以及第一反向器17可產生反向第一時脈信號CLKB。反向第一時脈信號CLKB可輸入至第二反向器18，以及第二反向器18可產生第一時脈信號CLK。第一及第二反向器17與18係藉由第一電源電壓VDDL驅動，以及第一時脈信號CLK及反向第一時脈信號CLKB之每一時脈信號均具有第一電源電壓位準。

時脈信號產生電路15可接收外部時脈信號 CLK_EXT，以及可產生第一時脈信號CLK及第二時脈信號CLKP，而前述第一及第二時脈信號彼此為同步。在此情況下，第一時脈信號CLK具有第一電源電壓位準，以及第二時脈信號CLKP具有第二電源電壓位準。

圖4係一電路圖以例示說明依據一示範實施例之圖2之介面電路25。

參看圖4，介面電路25包含時脈化閘26及第四反向器27。時脈化閘26係藉由第二電源電壓VDDS驅動。時脈化閘26包含一第一電路單元31、一第二電路單元32、以及一第三電路單元33。第一電路單元31基於第四反向器27之輸出信號OUT3而接受位於第二電源電壓位準之電力的供應。第一電路單元31包含多數PMOS電晶體P2、P3、與P4。PMOS電晶體P4具有一源極而第二電源電壓VDDS係連接至該源極以及一閘極而第四反向器27之輸出信號OUT3係連接至該閘極。PMOS電晶體P3具有一閘極而第一控制信號CTL1係連接至該閘極以及一源極而PMOS電晶體P4之一汲極係連接至該源極。PMOS電晶體P2具有一閘極而第二控制信號CTL2係連接至該閘極以及一源極而PMOS電晶體P4之汲極係連接至該源極。PMOS電晶體P2與P3之汲極係相互連接，而且係連接至時脈化閘26之輸出信號OUT2。

第二電路單元32之PMOS電晶體P1具有一源極而第二電源電壓VDDS係連接至該源極，一閘極而第二時脈信號CLKP係連接至該閘極，以及一汲極而時脈化閘26 之輸出信號OUT2係連接至該汲極。第三電路單元33包含NMOS電晶體N1至N3而該等NMOS電晶體係串聯於接地電壓VSS與時脈化閘26之輸出信號OUT2之間。NMOS電晶體N3具有一汲極而時脈化閘26之輸出信號OUT2係連接至該汲極以及一閘極而第一控制信號CTL1係連接至該閘極。NMOS電晶體N2具有一汲極而NMOS電晶體N3之一源極係連接至該汲極以及一閘極而第二控制信號CTL2係連接至該閘極。NMOS電晶體N1具有一汲極而NMOS電晶體N2之一源極係連接至該汲極，一閘極而第二時脈信號CLKP係連接至該閘極，以及一源極而接地電壓VSS係連接至該源極。

第四反向器27接收時脈化閘26之輸出信號OUT2以及藉由第二電源電壓VDDS驅動。第四反向器27藉由反轉時脈化閘26之輸出信號OUT2之一邏輯位準而輸出輸出信號OUT3。第四反向器27之輸出信號OUT3充作一信號而該信號供應具有第二電源電壓位準之電力至第一電路單元31。亦即，PMOS電晶體P4係因為第四反向器27之輸出信號OUT3具有一邏輯低位準而開啟，以及第二電源電壓VDDS係作為第一電路單元31之一電壓源之用。

當第二時脈信號CLKP具有一邏輯低位準時，介面電路25係在一預充電模式下操作。在預充電模式下，PMOS電晶體P1開啟，時脈化閘26之輸出信號OUT2係改變為第二電源電壓VDDS，以及第四反向器27之輸出信號OUT3係位於一邏輯低位準而產生。

當第二時脈信號CLKP具有一邏輯高位準時，介面電路25係在一評估模式下操作。在評估模式下，當第一及第二控制信號CTL1與CTL2中之任一控制信號具有一邏輯低位準時，時脈化閘26之輸出信號OUT2保持為第二電源電壓VDDS。當第一及第二控制信號CTL1與CTL2兩者均為邏輯高位準時，NMOS電晶體N1至N3啟動以及時脈化閘26之輸出信號OUT2開始放電。時脈化閘26之輸出信號OUT2係放電至接地電壓位準，以及第四反向器27之輸出信號OUT3係改變為一邏輯高位準。邏輯高位準之第四反向器27之輸出信號OUT3係反饋，以及PMOS電晶體P4關閉。時脈化閘26之輸出信號OUT2最終係完全放電至接地電壓VSS。為了於一評估模式期間完全關閉PMOS電晶體P1，爰提供第二電源電壓位準之第二時脈信號CLKP。

圖4中，第一電路單元31亦可稱為一弱勢管理員裝置而該裝置係基於第四反向器27之輸出信號OUT3，以及響應於第一及第二控制信號CTL1與CTL2而接受位於第二電源電壓位準之電力的供應。第二電路單元32亦可稱為一強勢預充電裝置而該裝置響應於第二時脈信號CLKP。第三電路單元33可稱為一強勢評估裝置而該裝置響應於第一及第二控制信號CTL1與CTL2以及第二時脈信號CLKP。

介面電路25接收具有第一電源電壓位準之第一及第二控制信號CTL1與CTL2以及將輸出信號OUT3之一位準移位至第二電源電壓位準。當第一及第二控制信號CTL1與CTL2為位址信號時，介面電路25同時地執行一定 址解碼作業以及一位準移位作業。據此，因為一定址解碼時間與一位準移位時間可能相同，介面電路25亦可稱為一零-延遲位準移位器。此外，因為介面電路25具有一主閂鎖器與連接至該主閂鎖器之一從閂鎖器以及作為一主-從閂鎖器之用，所以可不必使用一額外之電路。

圖5係一電路圖以例示說明依據一示範實施例之一包含於積體電路10中之一記憶體電路14b。

參看圖5，一邏輯電路12b可為圖1之邏輯電路12之一。記憶體電路14b可為圖1之記憶體電路14之一。記憶體電路14b係連接至邏輯電路12b，以及接收位址信號ADR1與ADR2以及由邏輯電路12b輸出之一讀取-致能信號RDEN。如參看圖式2所說明者，邏輯電路12b係在一第一電源電壓域操作，以及位址信號ADR1與ADR2以及讀取-致能信號RDEN均為在第一電源電壓位準與接地電壓位準下操作之信號。

記憶體電路14b係在一第二電源電壓域下操作。記憶體電路14b包含一位址解碼器41、一控制信號產生單元42、一字元線驅動器43、以及一記憶體陣列45。位址解碼器41包含多數介面電路，例如，第一及第二介面電路25a與25b，而該等介面電路接收位址信號ADR1與ADR2以及一內部時脈信號CLK_INT。第一及第二介面電路25與25b分別包含時脈化閘26a與26b，以及反向器27a與27b。雖然理解第一與第二介面電路25a與25b亦可具有不同之結構，然而第一及第二介面電路25a與25b可具有與參看圖3 說明之介面電路25相同之結構。

第一及第二介面電路25a與25b係連接於邏輯電路12b與記憶體電路14b之間。第一介面電路25a係在第二電源電壓域操作，接收(接受輸入)位址信號ADR1與ADR2及內部時脈信號CLK_INT，以及輸出一位址閂鎖信號ADR_LAT。提供位於第一電源電壓位準之位址信號ADR1與ADR2，以及提供位於第二電源電壓位準之內部時脈信號CLK_INT。基於位址閂鎖信號ADR_LAT，第一介面電路25a接受位於第二電源電壓位準之電力的供應，而該位址閂鎖信號ADR_LAT係第一介面電路25a之一輸出。類似地，基於第二介面電路25b之一輸出，第二介面電路25b接受位於第二電源電壓位準之電力的供應。

控制信號產生單元42包含一第三介面電路25c而該第三介面電路接收(接受輸入)讀取-致能信號RDEN及內部時脈信號CLK_INT。第三介面電路25c可配置如圖6中所示。

圖6係一電路圖以例示說明依據一示範實施例之圖5之第三介面電路25c。

參看圖6，第三介面電路25c係藉由第二電源電壓VDDS驅動，接收(接受輸入)讀取-致能信號RDEN及內部時脈信號CLK_INT，以及輸出一讀取信號READ。第三介面電路25c包含一2-輸入式時脈化閘26c而該時脈化閘接收(接受輸入)讀取-致能信號RDEN及內部時脈信號CLK_INT，以及一反向器27c而該反向器接收(接受輸入)2- 輸入式時脈化閘26c之一輸出以及輸出讀取信號READ。2-輸入式時脈化閘26c包含PMOS電晶體P11、P21、與P41，以及NMOS電晶體N11與N21。

PMOS電晶體P41與P21係相互串聯。PMOS電晶體P41係連接至第二電源電壓VDDS，係閘接至讀取信號READ，以及供應第二電源電壓VDDS至PMOS電晶體P21。PMOS電晶體P21具有一閘極而讀取-致能信號RDEN係連接至該閘極。PMOS電晶體P11係連接至第二電源電壓VDDS，以及具有一閘極而內部時脈信號CLK_INT係連接至該閘極。PMOS電晶體P11與P21之汲極係相互連接以獲得2-輸入式時脈化閘極26c之一輸出。NMOS電晶體N21與N11係相互串聯於接地電壓VSS與2-輸入式時脈化閘極26c之輸出之間。讀取-致能信號RDEN係連接至NMOS電晶體N21之一閘極，以及內部時脈信號CLK_INT係連接至NMOS電晶體N11之一閘極。

反向器27c接收(接受輸入)2-輸入式時脈化閘極26c之輸出以及輸出讀取信號READ。讀取信號READ充作一電源信號之用而該電源信號將第二電源電壓VDDS供應至PMOS電晶體P21。亦即，PMOS電晶體P41係基於一邏輯低位準之讀取信號READ而開啟，以及第二電源電壓VDDS係供應至PMOS電晶體P21。

第三介面電路25c中，當內部時脈信號CLK_INT具有一邏輯低位準時，PMOS電晶體P11啟動，2-輸入式時脈化閘極26c之輸出變成第二電源電壓VDDS，以及產生一 邏輯低位準之讀取信號READ。當內部時脈信號CLK_INT具有一邏輯高位準且讀取-致能信號RDEN具有一邏輯低位準時，2-輸入式時脈化閘極26c之輸出保持第二電源電壓VDDS。當讀取-致能信號RDEN具有一邏輯高位準時，NMOS電晶體N11與N21開啟，2-輸入式時脈化閘極26c之輸出放電至接地電壓位準，以及讀取信號READ係改變為一邏輯高位準。邏輯高位準之讀取信號READ係反饋至PMOS電晶體P41之閘極，以及PMOS電晶體P41關閉。2-輸入式時脈化閘極26c之輸出最終完全放電至接地電壓VSS。為了完全關閉PMOS電晶體P11，爰提供第二電源電壓位準之內部時脈信號CLK_INT。

回參圖5，由記憶體電路14b中之控制信號產生單元42之第三介面電路25c輸出之讀取信號READ係提供至一延遲邏輯單元46而該延遲邏輯單元產生一感測致能信號SAEN。延遲邏輯單元46接收讀取信號READ以及在一充分延遲(例如，一等於或大於一臨界值之延遲)之後產生感測致能信號SAEN以用於感測記憶體陣列45之記憶元。

字元線驅動器43接收由位址解碼器41輸出之位址閂鎖信號ADR_LAT以及驅動一字元線WL。記憶體陣列45包含記憶元47、位元-線選取單元48、以及感測放大器單元49。一記憶元47包含一典型互補式金屬氧化物半導體(CMOS)SRAM元而該CMOS SRAM元包含經由NMOS電晶體T1與T2而連接至一對位元-線BL與BLB之交叉耦合式反向器47A與47B。NMOS電晶體T1與T2之閘極係連接至字 元線WL。當字元線WL係促成至一邏輯高位準時，NMOS電晶體T1與T2提供位元-線BL與BLB以及反向器47A與47B間之一傳導路徑。

每一位元-線選取單元48均響應於一位元-線選取信號CS而將位元-線BL與BLB連接至感測放大器單元49。感測放大器單元49感測及放大位元-線BL與BLB之電壓位準以及響應於感測致能信號SAEN而輸出一對差動信號。

依據本示範實施例，提供至邏輯電路12b之位址信號ADR1與ADR2以及讀取-致能信號RDEN係在第一電源電壓位準下操作之信號。記憶體電路14b之第一至第三介面電路25a、25b、與25c，而該等介面電路接收具有第一電源電壓位準之位址信號ADR1與ADR2以及讀取-致能信號RDEN，係產生具有第二電源電壓位準之位址閂鎖信號ADR_LAT及讀取信號READ。亦即，第一至第三介面電路25a、25b、與25c係基於由該等第一至第三介面電路輸出之讀取信號READ及位址閂鎖信號ADR_LAT而接受位於第二電源電壓位準之電力的供應，以及將位址信號ADR1與ADR2以及讀取信號READ之位準移位至第二電源電壓位準。

因為驅動邏輯電路12b之第一電源電壓VDDL之第一電源電壓位準基於第一至第三介面電路25a、25b與25c而充分地降低，所以積體電路10之電力消耗可減少。

圖7係一流程圖以例示說明依據一示範實施例之 圖5之記憶體電路之一操作方法。

參看圖7，作業方塊61中，邏輯電路12b產生具有第一電源電壓位準之控制信號而該等控制信號控制記憶體電路14b。控制信號包含位址信號ADR1與ADR2以及讀取-致能信號RDEN而該等信號讀取及寫入記憶體電路14b。作業方塊62中，記憶體電路14b接收具有第一電源電壓位準之控制信號，以及將控制信號之位準移位至第二電源電壓位準。作業方塊63中，記憶體電路14b響應於具有移位至第二電源電壓位準之位準的控制信號以執行讀取及寫入作業。

圖8係一方塊圖以例示說明依據一示範實施例之包含一介面單元之一系統70。

參看圖8，系統70，該系統係一具有一無線網路通訊功能之行動終端裝置，可以任何不同之裝置執行，諸如一行動電話、一行動個人電腦(PC)、或一個人可攜式終端裝置。系統70支援一介於一傳送器與一接收器之間的通話。系統70所支援之通話的實例包含一語音通話以及一影像通話而該影像通話係藉由傳送及接收一影像與一語音而執行。吾人理解系統70亦可支援許多其他型式之通信及訊息技術，例如，SMS，等。

藉由系統70執行之一通訊方法可為，例如，寬頻分碼多工存取(W-CDMA)、增強式資料速率全球行動通信系統(GSM)演進技術(EDGE)、長程演進技術(LTE)、或全球互通微波存取(WiMAX)。一無線網路可包含一用於傳 送及接收往返於系統70之一無線通訊信號之基地台傳送系統、一控制及管理多數基地台之基地台控制器、以及一經由基地台控制器以執行系統間通話切換之交換中心。

系統70包含一相機單元71、一語音輸入單元72、一無線通訊單元73、一顯示單元74、一語音輸出單元75、一使用者輸入單元76、以及一控制單元78。

相機單元71拍攝一物件以及產生一影像。相機單元71可包含一光學單元而該光學單元包含至少一透鏡而光線係入射至該透鏡上，以及一影像感測器而該影像感測器將入射至透鏡上之光線轉換為電子資料以及產生一影像。相機單元71之影像感測器可以許多不同型式執行，例如，一RAW-Bayer及/或CMOS型式而該型式係經由一感測器介面以利用一影像處理單元操作。相機單元71之影像感測器可包含多數光檢測器而該等光檢測器將影像感測器所檢測之光線轉換為一電子信號。影像感測器更可包含一彩色濾波器陣列而該彩色濾波器陣列過濾影像感測器所擷取到之光線以及擷取色彩資訊。

語音輸入單元72包含一語音感測器，諸如一麥克風、以及接收(輸入)一語音通話所需之一語音。

無線通訊單元73係連接至一無線網路以及以一無線方式與至少另一方之終端裝置通訊。無線通訊單元73於一通話期間在控制單元78之控制下，傳送影像通話資料，包含輸入至語音輸入單元72之一語音及/或由相機單元71產生之一影像，至另一方之終端裝置，以及自另一方 之終端裝置接收影像通話資料，包含影像資料及/或語音資料。

顯示單元74可在一螢幕上顯示一影像，以及可包含一顯示裝置，諸如一液晶顯示器(LCD)。顯示單元74可在控制單元78之控制下顯示相機單元71所產生之一影像。

語音輸出單元75可輸出語音資料或其他音訊資料，以及可包含一語音輸出裝置，諸如一內部揚聲器。此外，語音輸出單元75更可包含一連接器以用於連接至一外部語音輸出裝置，諸如耳機、一頭戴式耳機、或一外部揚聲器，以及可輸出語音資料或其他音訊資料至外部語音輸出裝置。語音輸出單元75可於一語音通話或一影像通話期間在控制單元78之控制下輸出來自另一方之終端裝置之語音資料或其他音訊資料。

使用者輸入單元76接收一使用者之輸入以調處系統70。使用者輸入單元76可包含一鍵盤而該鍵盤包含多數按鍵以用於數字或本文。鍵盤可為一觸控板。使用者輸入單元76更可包含一檢測感測器而該檢測感測器係檢測顯示單元74上之使用者的動作(例如，手動作)或一姿勢以作為一使用者輸入之用。使用者輸入單元76之檢測感測器可以執行作為一觸控螢幕之用而該觸控螢幕係提供與顯示單元74之一面板式顯示裝置，諸如一LCD，重疊。

控制單元78控制整體系統70。當一通話功能經由使用者輸入單元76而藉著使用者之輸入選定時，控制單 元78即藉由參考一輸入電話號碼而要求另一方之終端裝置經由無線通訊單元73建立起一通話連接。當執行該通話連接時，控制單元78係控制經由無線通訊單元73而即將傳送至另一方之終端裝置之通話資料，包含語音輸入單元72所輸入之語音資料及/或相機單元71所產生之影像資料，以及控制經由無線通訊單元73而即將藉著顯示單元74及/或語音輸出單元75輸出之自另一方終端裝置接收之通話資料內含的影像資料及/或語音資料。

控制單元78經由一影像處理管線而對相機單元71之影像感測器所擷取之影像資料執行多重影像處理作業以獲取一加工影像。加工影像可顯示在顯示單元74上。因為一加工影像之一解析度以及一畫面速率增加，因此對於適用於影像資料之一影像信號處理系統存有一項需求。

控制單元78可包含一預定記憶體區域以儲存加工資料。控制單元78中之記憶體區域可以執行作為包含圖5之第一至第三介面電路25a、25b、與25c之SRAM之用。

系統70中，相機單元71、語音輸入單元72、無線通訊單元73、顯示單元74、語音輸出單元75、使用者輸入單元76、以及控制單元78均可藉由第一電源電壓VDDL或大於該第一電源電壓VDDL之第二電源電壓VDDS驅動，亦即，可以不同電壓域驅動。系統70之控制單元78可藉由第一電源電壓VDDL驅動，以及可提供具有第一電源電壓位準之一控制信號至藉由第二電源電壓VDDS驅動之相機單元71、語音輸入單元72、無線通訊單元73、顯示單 元74、語音輸出單元75、以及使用者輸入單元76。此外，控制單元78可藉由第二電源電壓VDDS驅動，以及可自藉由第一電源電壓VDDL驅動之相機單元71、語音輸入單元72、無線通訊單元73、顯示單元74、語音輸出單元75、以及使用者輸入單元76接收具有第一電源電壓位準之一控制信號。

系統70之相機單元71、語音輸入單元72、無線通訊單元73、顯示單元74、語音輸出單元75、使用者輸入單元76、以及控制單元78中之每一單元均可包含一介面電路IF而該介面電路接收具有第一電源電壓位準之一控制信號以及將控制信號之一位準移位至第二電源電壓位準並輸出具有移位完成之位準之控制信號以作為一輸出信號之用。介面電路IF接受位於第二電源電壓VDDS之供應而作為一電源之用、響應於一時脈信號以輸入具有第一電源電壓位準之一控制信號，以及將一輸出之一位準移位至第二電源電壓位準。

圖9係一方塊圖以例示說明依據另一示範實施例之包含一介面電路之一系統80。

參看圖9，系統80可執行作為包含於圖7之控制單元78中之一影像處理系統之用。系統80可包含一中央處理單元(CPU)81、一影像信號處理器(ISP)82、一影像編碼解碼器單元83、第一與第二記憶體控制器84與85、一影像輸入/輸出單元86、以及一介面單元87。此外，系統80更可包含一第三記憶體控制器101而該第三記憶體控制器係 控制系統80中之一記憶體區域102。記憶體區域102可執行作為包含圖5之第一至第三介面電路25a、25b、與25c之SRAM或動態隨機存取記憶體(DRAM)之用。

ISP 82可包含一Bayer處理單元、一RGB處理單元、以及一比例化/轉動/仿射轉換(Affine-transform)處理單元。ISP 82可控制，例如，影像大小、色彩深度、檢測一像素是否為失效或有效、透鏡陰影補償、可適性色彩內插、色彩校正、灰度控制、色調/增益控制、影像效果、自動曝光、以及自動白平衡，以便控制每一單元之程序。藉由ISP 82處理之影像資料可經由一匯流排88而傳送至影像編碼解碼器單元83。

影像編碼解碼器單元83可對影像資料執行影像編碼及解碼以易於傳送及儲存。影像編碼解碼器單元83可包含一聯合影像專家群(JPEG)影像編碼解碼器單元以及可產生一高解析度JPEG影像。JPEG中，影像資料係壓縮成區塊單元，以及係藉著掃描即將自一檔案之第一部分解碼之一位置之一壓縮區塊資料串流而回復及重製。

基線JEPG，其為一最小之JPEG組，包含將影像資料由RGB轉換為YIQ、將每一YIQ影像分割成8x8像素巨集區塊、執行一離散餘弦轉換(DCT)、線性式量化一DCT係數而該DCT係數係利用一量化表而在每一係數之不同步階大小中之DCT之一合成值、分離一可見地重要部分與一可見地較不重要部分、以及儲存可見地重要部分並刪除可見地較不重要部分以減少資料量。資料之一8x8區塊係一 最小之編碼單元。當一最小之區塊單元改變時，一區塊資料之大小即可改變。

以巨集區塊單元加以區塊化及量化之一DCT係數包含1個DC組件以及63個AC組件。DC組件斟酌相鄰信號間之相關性而對一來自一相鄰先前區塊之一差動信號執行一差分脈碼調變(DPCM)，以及AC組件藉著利用鋸齒狀掃描以對準區塊以及接著執行運行長度編碼。

一藉著一JPEG壓縮法壓縮之JPEG影像係分割成多數巨集區塊，以及每一巨集區塊均包含一EOB碼而一區塊係藉著該EOB碼而終止，以及一DC組件。構成JPEG影像之巨集區塊具有相互相依之DC值。

ISP 82校正一影像以減少JPEG影像資料中之雜訊。ISP 82可調整8x8區塊資料之DC/AC係數。ISP 82依據DC/AC臨界值藉著分離一影像區域以減少雜訊，以及接著調整或控制DC/AC係數。ISP 82藉著調整一AC係數以減少區塊雜訊。此外，ISP 82可藉著調整DC/AC係數以對區塊資料施加亮度強化。

CPU 81係一包含執行處理影像資料之方法所需之硬體、軟體、及/或韌體之微處理器。CPU 81可包含一圖形處理單元(GPU)，該圖形處理單元可稱為一視訊處理單元(VPU)以處理一系列有關影像資料處理之複雜程序。

CPU 81可執行圖形影像調處以及呈現何者可使用於各種電子遊戲及其他應用中。CPU 81可自一主機，諸如一軟體應用程式，接收一命令及影像資料。命令係用以 指定藉著改變影像資料以產生一呈現影像所需之一作業或一計算。

CPU 81可控制一額外之程序功能，諸如一相機功能或一多媒體資料重製功能。CPU 81可執行一縮小功能或修剪以使影像資料適合於顯示單元74之一尺寸(參看圖8)，以及可執行轉換以適合於顯示在顯示單元74上之影像資料之一色彩標準。

CPU 81所處理之命令或影像資料可儲存於一記憶體裝置91中。記憶體裝置91可為一存在於系統外側之一外部記憶體裝置。系統80可經由第一記憶體控制器84以控制記憶體裝置91。記憶體裝置91可執行作為一依電性記憶體，諸如一同步動態隨機存取記憶體(SDRAM)，之用。第一記憶體控制器84可為一SDRAM控制器而該SDRAM控制器係控制SDRAM之一項作業。記憶體裝置91可儲存一基本輸入/輸出系統(BIOS)、一作業系統、以及各種程式、應用程式、或具有一使用者介面功能之韌體。

記憶體裝置91可儲存自相機單元71(參看圖8)之影像感測器接收之原始影像資料。儲存於記憶體裝置91中之原始影像資料可提供至ISP 82。

記憶體裝置91可於系統80之一作業期間用以執行緩衝或快取。例如，當影像資料輸出至顯示單元74(參看圖8)時，記憶體裝置91可包含至少一畫面緩衝器而該畫面緩衝器係緩衝影像資料。亦即，記憶體裝置91可在影像資料處理之前、當時、及之後儲存影像資料。

除了記憶體裝置91以外，系統80可連接至一非依電性儲存裝置92以永久地儲存影像資料及/或命令。系統80係經由第二記憶體控制器85連接至非依電性儲存裝置92。非依電性儲存裝置92係藉由第二記憶體控制器85控制。雖然並非受限於此且選擇性地包含在系統80之內側，然而非依電性儲存裝置92可為一存在於系統80外側之一外部儲存裝置。

非依電性儲存裝置92可包含一快閃記憶體、一硬碟驅動機、其他光學、磁性、及/或固態儲存媒介、或以上裝置之組合。第二記憶體控制器85可為一快閃記憶體控制器而該快閃記憶體控制器係控制一快閃記憶體。雖然圖9中非依電性儲存裝置92為一單一裝置，然而非依電性儲存裝置92可包含與系統80相關操作之儲存裝置中之一或多個儲存裝置之一組合。

非依電性儲存裝置92可用以儲存韌體、資料檔案、影像資料、軟體程式、應用程式、無線存取資訊、個人資訊、使用者最愛資料、以及其他型式之資料。儲存於非依電性儲存裝置92及/或記憶體裝置91中之影像資料可於輸出至一顯示裝置之前先行藉由系統80處理。

相機單元71之影像感測器所擷取之原始影像資料可經由系統80儲存至記憶體裝置91中，以及儲存於一電子裝置，諸如一電腦，中之原始影像資料亦可經由系統80儲存於記憶體裝置91中。記憶體裝置91可將記憶體裝置91中所儲存之原始影像資料或JPEG影像資料傳送至顯示單元 74(參看圖8)，以及顯示該原始影像資料或JPEG影像資料。顯示單元74(參看圖8)可顯示影像資料或可顯示一目錄或一命令以作為一使用者介面之部分之用。

多媒體裝置，諸如相機單元71(參看圖8)、一電腦、及/或顯示單元74(參看圖8)，均可藉由一多媒體處理器(MMP)或一應用程式處理器(AP)控制以執行額外功能，諸如，舉例而言，一相機功能、一多媒體檔案重製功能、以及一三維(3D)圖形功能。藉由MMP執行之一相機功能之一作業模式可分割成各種型式之模式，諸如，舉例而言，一預覽模式以及一多媒體作業模式。預覽模式係一種模式以用以在拍攝一影像之前先行觀看該影像之預覽，以及多媒體作業模式係一種拍攝作業模式而該拍攝作業模式係依據一相機拍攝命令輸入而擷取影像。

系統80可稱為影像資料用之一前端處理器，以及MMP及/或AP可稱為一後端處理器，而該後端處理器係一後續處理器。後端處理器93可連接至一相機單元71(參看圖8)、一電腦、及/或顯示單元74(參看圖8)。系統80經由影像輸入/輸出單元86將記憶體裝置91中所儲存之影像資料傳送至後端處理器93。

影像輸入/輸出單元86可將自相機單元71(參看圖8)之影像感測器輸出之原始影像資料傳送至後端處理器93。影像輸入/輸出單元86可傳送影像資料，而該影像資料係調整成適合於連接至後端處理器93之顯示單元74(參看圖8)之一尺寸。此外，影像輸入/輸出單元86可輸出影像 資料而該影像資料可轉換成適合於顯示在顯示單元74(參看圖8)上之影像資料之一色彩標準。用以交換影像資料之介面單元87可連接於影像輸入/輸出單元86與後端處理器93之間。

介面單元87可包含傳送一畫面之一行動產業處理器介面(MIPI)及/或一平行介面，而前述介面單元係一影像資料傳送單元。畫面可包含實質影像資訊以外之一位址及基本協議控制資訊。畫面可以位元單元傳送，以及可在資料前端及後端包含一標頭欄位及一標尾欄位。當影像資料具有一低解析度以及一低畫面速率時，採用平行介面。MIPI，其為一高速串列介面，係用以傳送具有一高解析度以及一高畫面速率之影像資料。

控制單元78中之CPU 81、ISP 82、影像編碼解碼器單元83、第一與第二記憶體控制器84與85、影像輸入/輸出單元86、以及介面單元87可藉由第一電源電壓VDDL或高於該第一電源電壓VDDL之第二電源電壓VDDS驅動，亦即，可以不同電壓域驅動。CPU 81可藉由第一電源電壓VDDL驅動以及可提供具有第一電源電壓位準之一第一控制信號至藉由第二電源電壓VDDS驅動之ISP 82、影像編碼解碼器單元83、第一與第二記憶體控制器84與85、以及影像輸入/輸出單元86。此外，CPU 81可藉由第二電源電壓VDDS驅動，以及可自藉由第一電源電壓VDDL驅動之ISP 82、影像編碼解碼器單元83、第一與第二記憶體控制器84與85、以及影像輸入/輸出單元86接收具有第二 電源電壓位準之一控制信號。

CPU 81、ISP 82、影像編碼解碼器單元83、第一與第二記憶體控制器84與85、以及影像輸入/輸出單元86中之每一元件均可包含介面電路IF而該介面電路接收具有第一電源電壓位準之一控制信號以及將該控制信號之一位準移位至具有第二電源電壓位準之一輸出信號。介面電路IF係依據介面電路IF之一輸出而接收第二電源電壓VDDS的供應以作為電力之用、響應於一時脈信號而接收(輸入)具有第一電源電壓位準之一控制信號、以及將該介面電路IF之一輸出信號之一位準移位至第二電源電壓位準。

雖然本揭露內容已利用特定用語而具體地顯示並參考其之示範實施例加以說明，然而此處所使用之示範實施例與用語僅係用以說明示範實施例而不應解釋為限制本揭露內容之範圍。示範實施例應僅以一說明性認知加以斟酌而並非基於限制性之目的。因此，示範實施例之範圍並非以示範實施例之詳細說明而係以隨附之請求項來界定，以及範圍內之所有差異均將解釋為包含於示範實施例之內。

25‧‧‧介面電路

26‧‧‧時脈化閘

27‧‧‧第四反向器

31‧‧‧第一電路單元

32‧‧‧第二電路單元

33‧‧‧第三電路單元

P1-P4‧‧‧PMOS電晶體

N1-N3‧‧‧NMOS電晶

VDDS‧‧‧第二電源電壓

CTL1‧‧‧第一控制信號

CTL2‧‧‧第二控制信號

CLKP‧‧‧第二時脈信號

OUT2-OUT3‧‧‧輸出信號

Claims (24)

1. 一種積體電路，其包含：一邏輯電路，其配置成藉由具有一第一電源電壓位準之一第一電源電壓驅動；以及一記憶體電路，其配置成藉由具有與該第一電源電壓位準不同之一第二電源電壓位準之一第二電源電壓驅動，該記憶體電路包含一配置成與該邏輯電路界接之電路，其中該電路係配置成響應於一輸出信號而要被供應位於該第二電源電壓位準之電力，以及配置成將接收自該邏輯電路之具有該第一電源電壓位準之一信號之一位準移位至該第二電源電壓位準，其中該電路包含一時脈化閘，其配置成要藉由該第二電源電壓位準驅動，以及配置成響應於該信號與一時脈信號以產生該電路之該輸出信號，其中該電路更包含一介面電路，其配置成接收具有該第一電源電壓位準之該信號，且其中該介面電路包含：一第一電路單元，其連接於該第二電源電壓與一第一節點之間，該第一電路單元配置成依據該時脈化閘之該輸出信號而要被供應位於該第二電源電壓位準之電力，並且配置成接收該信號；一第二電路單元，其連接於該第二電源電壓與該 第一節點之間，該第二電路單元配置成接收該時脈信號；一第三電路單元，其連接於該第一節點與具有一接地電壓位準之一接地電壓之間，該第三電路單元配置成接收該信號與該時脈信號；以及一第四電路單元，其配置成要藉由該第二電源電壓驅動，要接收該第一節點之一信號，並且要輸出一第二電路區域之一輸出信號。
2. 如請求項1之積體電路，其中該邏輯電路係配置成產生自該記憶體電路讀取及寫入至該記憶體電路之信號。
3. 如請求項1之積體電路，其中該時脈信號係在該第二電源電壓位準與該接地電壓位準操作之一信號。
4. 如請求項1之積體電路，其中該記憶體電路更包含多數記憶元以及一位址解碼器，該位址解碼器係配置成將定址該等多數記憶元之位址信號解碼並且與該邏輯電路界接。
5. 如請求項4之積體電路，其中該位址解碼器係配置成接收來自該邏輯電路之該等位址信號，並且將該等位址信號之位準由該第一電源電壓位準移位至該第二電源電壓位準。
6. 如請求項1之積體電路，其中該記憶體電路更包含多數記憶元而每一記憶元連接至一對位元-線，一連接至該等位元-線且係配置成感測自該等多數記憶元選取之記憶元資料的感測放大器單元，以及一配置成產生一啟動 該感測放大器單元之感測致能信號並且與該邏輯電路界接的控制信號產生單元。
7. 如請求項6之積體電路，其中該控制信號產生單元係配置成接收來自該邏輯電路之具有該第一電源電壓位準之一讀取-致能信號，並且將該讀取-致能信號之一位準轉換為具有該第二電源電壓位準之該感測致能信號之一位準。
8. 一種解碼器，其包含：一邏輯閘，其配置成解碼具有一第一電源電壓位準之多數第一輸入信號並且在一輸出節點產生一第一輸出信號，該第一輸出信號具有與該第一電源電壓位準不同之一第二電源電壓位準；以及一反向器，其配置成反轉該第一輸出信號並且產生位於該第二電源電壓位準之一第二輸出信號，其中該解碼器係配置成接收一第一時脈信號，該第一時脈信號配置成在該第一時脈信號之一第一邏輯位準控制預充電該輸出節點並且在該第一時脈信號之一第二邏輯位準評估該輸出節點，以及其中該第二輸出信號係在該邏輯閘處接收。
9. 如請求項8之解碼器，更包含：一閂鎖電路，其配置成在該第一電源電壓位準操作，閂鎖多數第二輸入信號並且提供該等多數經閂鎖之第二輸入信號給該等多數第一輸入信號。
10. 如請求項9之解碼器，其中該閂鎖電路包含： 多數閂鎖器，其等配置成在一第二時脈信號之一第一邏輯位準閂鎖該等多數第二輸入信號並且在該第二時脈信號之一第二邏輯位準提供該等多數經閂鎖之第二輸入信號給該等多數第一輸入信號。
11. 如請求項10之解碼器，其中該第二時脈信號係在該第一電源電壓位準操作，該第一時脈信號係在該第二電源電壓位準操作並且該第二時脈信號係該第一時脈信號之一緩衝時脈信號。
12. 如請求項8之解碼器，其中該邏輯閘包含：一第一PMOS電晶體，其連接至一供應該第二電源電壓位準之第二電源電壓，並且配置成藉由該第二輸出信號所控制；一第二PMOS電晶體，其連接於該第一PMOS電晶體與該輸出節點之間，並且配置成藉由位於該第一電源電壓位準之該等第一輸入信號所控制；一第三PMOS電晶體，其連接至該第二電源電壓，並且配置成藉由該第一時脈信號所控制；以及第一與第二NMOS電晶體，其等串聯於該輸出節點與一接地電壓之間，並且配置成分別藉由該等第一輸入信號與該第一時脈信號所控制。
13. 如請求項8之解碼器，其中該邏輯閘包含一電晶體，其係配置成當該輸出節點在該第一時脈信號之該第二邏輯位準處位於一邏輯低位準時，禁止該輸出節點接受該第二電源電壓位準之供應。
14. 一種記憶體，其包含：一位址解碼器，其配置成解碼位於一第一電源電壓位準之多數位址輸入信號並且在一輸出節點處產生位於與該第一電源電壓位準不同之一第二電源電壓位準之一第一位址解碼信號；以及一反向器，其配置成反轉該第一位址解碼信號並且產生位於該第二電源電壓位準之一第二位址解碼信號，其中該記憶體係配置成接收一第一時脈信號，其配置成在該第一時脈信號之一第一相位控制預充電該輸出節點並且在該第一時脈信號之一第二相位評估該輸出節點，以及其中該第二位址解碼信號係在一邏輯閘處接收。
15. 如請求項14之記憶體，更包含：一記憶體陣列具有多數記憶元而每一記憶元係連接至一對位元-線，一連接至該等位元-線並且配置成感測自該等多數記憶元選取之記憶元資料的感測放大器單元，以及一配置成產生一感測致能信號而啟動該感測放大器單元的控制信號產生單元，其中該記憶體陣列係接受該第二電源電壓位準之供應。
16. 如請求項15之記憶體，更包含：一位址閂鎖電路，其配置成在該第一電源電壓位準操作，閂鎖多數第二輸入信號並且提供該等多數經閂鎖之第二輸入信號給該等多數第一輸入信號。
17. 如請求項16之記憶體，其中該位址閂鎖電路包含： 多數閂鎖器，其等配置成在一第二時脈信號之一第一相位閂鎖該等多數第二輸入信號並且在該第二時脈信號之一第二相位提供該等多數經閂鎖之第二輸入信號給該等多數第一輸入信號。
18. 如請求項17之記憶體，其中該第二時脈信號係在該第一電源電壓位準操作，該第一時脈信號係在該第二電源電壓位準操作並且該第二時脈信號係該第一時脈信號之一緩衝時脈信號。
19. 如請求項14之記憶體，其中該邏輯閘包含：一第一PMOS電晶體，其連接至一供應該第二電源電壓位準之第二電源電壓，並且配置成藉由一第二輸出信號所控制；一第二PMOS電晶體，其連接於該第一PMOS電晶體與該輸出節點之間，並且配置成藉由位於該第一電源電壓位準之該等第一輸入信號所控制；一第三PMOS電晶體，其連接至該第二電源電壓，並且配置成藉由該第一時脈信號所控制；以及第一與第二NMOS電晶體，其等串聯於該第一節點與一接地電壓之間，並且配置成分別藉由該等第一輸入信號與該第一時脈信號所控制。
20. 如請求項14之記憶體，其中該邏輯閘包含一電晶體，其係配置成當該輸出節點在該第一時脈信號之一第二邏輯位準處位於一邏輯低位準時，禁止該輸出節點接受該第二電源電壓位準之供應。
21. 一種藉由包含一邏輯電路與一記憶體電路之一積體電路來處理資料之方法，該方法包含：藉由該邏輯電路產生具有一第一電源電壓位準之控制信號，其係用以控制該記憶體電路，並且傳送該等控制信號至該記憶體電路；藉由該記憶體電路將該等控制信號之位準移位至與該第一電源電壓位準不同之一第二電源電壓位準；以及藉由該記憶體電路依據具有該等移位位準之控制信號執行讀取或寫入作業，其中該移位包含藉由該第二電源電壓位準來驅動被包含在該記憶體電路中之一時脈化閘，使得該時脈化閘響應於一時脈信號而產生在該移位期間要由該記憶體電路所使用之一輸出信號，其中該方法更包含：藉由被包含在該記憶體電路中之一介面電路接收具有該第一電源電壓位準之該等控制信號，依據該時脈化閘之該輸出信號而以位於該第二電源電壓位準之電力供應一第一電路單元，其被包含在該介面電路中且連接於具有該第二電源電壓位準之一第二電源電壓與一第一節點之間，藉由該第一電路單元接收具有該第一電源電壓位準之該等控制信號，藉由被包含在該介面電路中且連接於該第二電源電壓與該第一節點之間的一第二電路單元，接收該時脈信 號，藉由被包含在該介面電路中且連接於該第一節點與具有一接地電壓位準之一接地電壓之間的一第三電路單元，接收具有該第一電源電壓位準之該等控制信號與該時脈信號，藉由該第二電源電壓驅動被包含在該介面電路中之一第四電路單元，藉由該第四電路單元接收該第一節點之一信號，及藉由該第四電路單元輸出一第二電路區域之一輸出信號。
22. 如請求項21之方法，其中該第二電源電壓位準係大於該第一電源電壓位準。
23. 如請求項21之方法，其中該等控制信號之產生包含產生一指示將要在該記憶體電路中被存取之一記憶體之一位置的位址信號，一指示將要被執行之一讀取作業的讀取-致能信號，以及一指示將要被執行之一寫入作業的寫入-致能信號。
24. 如請求項21之方法，更包含：當傳送至該記憶體電路之該等控制信號包含位址信號時，與該移位同時地執行一位址解碼作業。