CN103843121A - 用于减小垂直裂纹传播的结构与方法 - Google Patents

用于减小垂直裂纹传播的结构与方法 Download PDF

Info

Publication number
CN103843121A
CN103843121A CN201280045981.0A CN201280045981A CN103843121A CN 103843121 A CN103843121 A CN 103843121A CN 201280045981 A CN201280045981 A CN 201280045981A CN 103843121 A CN103843121 A CN 103843121A
Authority
CN
China
Prior art keywords
conductor
air gap
vertical stacking
layer
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280045981.0A
Other languages
English (en)
Other versions
CN103843121B (zh
Inventor
E·C·库尼
杰弗里·P·甘比诺
何忠祥
刘小虎
托马斯·L·麦克德维特
G·L·米洛
威廉·J·墨菲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN103843121A publication Critical patent/CN103843121A/zh
Application granted granted Critical
Publication of CN103843121B publication Critical patent/CN103843121B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本申请涉及用于减小垂直裂纹传播的结构与方法。一种设备包括绝缘体和在绝缘体上的各层。这些层中每一层都包括第一金属导体和位于所述第一金属导体附近的第二金属导体。第一金属导体包括第一垂直堆叠结构,以及第二金属导体包括第二垂直堆叠结构。至少一个空气间隙位于第一垂直堆叠的结构和第二垂直堆叠的结构之间。所述间隙可包括金属填充物。

Description

用于减小垂直裂纹传播的结构与方法
技术领域
本文的实施例涉及减小半导体设备中的垂直电介质膜裂纹传播的结构与方法,并且更具体地说,涉及使用位于导电金属线堆叠之间的一个空气间隙、一系列空气间隙和/或金属虚拟(dummy)填充形状的内部裂纹停止设计,以防止相邻金属线堆叠之间电介质膜中的裂纹传播。
发明内容
根据一种实施例,一种半导体设备,包括:绝缘体和位于该绝缘体上的垂直堆叠层。每个垂直堆叠层包括第一电介质绝缘体部分、嵌在第一电介质绝缘体部分中的第一金属导体、覆盖第一金属导体的第一氮化物罩、第二电介质绝缘体部分、嵌在第二电介质绝缘体部分中的第二金属导体以及覆盖第二金属导体的第二氮化物罩。层中第一垂直堆叠导体部分与层中第二垂直堆叠导体部分接近或相邻。堆叠间材料位于第一垂直堆叠导体层和第二垂直堆叠导体层之间,以及该堆叠间材料包括至少一个空气间隙。
根据另一种实施例,一种半导体设备,包括:绝缘体和该绝缘体上的层。每一层都包括第一金属导体和接近该第一金属导体的第二金属导体。第一金属导体包括第一垂直堆叠结构,以及第二金属导体包括第二垂直堆叠结构。至少一个空气间隙位于第一垂直堆叠结构和第二垂直堆叠结构之间。
根据另一种实施例中,一种制造半导体设备的方法,包括:形成绝缘体,以及有可能同时形成彼此接近(临近)的多个第一垂直堆叠金属层和多个第二垂直堆叠金属层。堆叠间材料也在第一垂直堆叠金属层和第二垂直堆叠金属层之间形成。该堆叠间材料形成为包括至少一个空气间隙。
根据另一种实施例,一种制造半导体设备的方法,包括:形成绝缘体、在绝缘体上形成层。每一层包括电介质绝缘体部分、第一金属导体、与第一金属导体接近的第二金属导体、以及氮化物罩。第一垂直堆叠金属结构是通过把每一层的每个第一金属导体彼此垂直对准来提供的,以及第二垂直堆叠金属结构是通过把每一层的每个第二金属导体彼此垂直对准来提供的。在第一垂直堆叠金属结构和第二垂直堆叠金属结构之间蚀刻至少一个空气间隙。
附图说明
参考附图根据以下具体描述,本文的实施例将得到更好的理解,其中附图不一定是按比例绘制的并且其中:
图1A是半导体设备的示意图;
图1B是半导体设备的示意图;
图1C是半导体设备的示意图;
图2是半导体设备的示意图;
图3是根据一种实施例的半导体设备的示意图;
图4是根据另一种实施例的半导体设备的示意图;
图5是根据另一种实施例的半导体设备的示意图;
图6是根据另一种实施例的半导体设备的示意图;
图7是根据另一种实施例的半导体设备的示意图;
图8是根据一种实施例的制造方法的逻辑流程图;
图9是根据另一种实施例的方法的另一个逻辑流程图;以及
图10是根据另一种实施例的半导体设备的示意图。
具体实施方式
电介质膜破裂给高级半导体制造技术造成了显著的可靠性风险。膜的破裂导致芯片可靠性故障,诸如金属线隆起和腐蚀。例如,当非常粗的金属线堆叠在彼此顶部时,已经观察到了电介质膜破裂,以及垂直裂纹的传播导致热循环应力期间下层金属布线隆起。当布线内的间距窄时,由于与材料中不同热膨胀系数相关的巨大应力量,这个问题特别严重。目前已知的解决方案是增加电线之间的间距,这减小了应力。但不幸的是,宽金属间距会导致显著大的芯片尺寸,这对客户来说是不可接受的。
参考图1A-1C,示出了用于构造金属镶嵌结构的包含基本金属的层。图1A说明了具有直接沉积在衬底100上的层E1的硅衬底100,其中层E1包括一层电介质102。图1B说明了已经有可能通过化学蚀刻电介质层102的上表面以形成两个沟槽、然后用金属导体(104A/B)填充沟槽而同时沉积到电介质102的上表面中的两个金属导体104A和104B。金属导体可以是Cu或者任何其它适于金属堆叠镶嵌构建的导电金属或金属合金。此外,金属导体104A和104B可以机械或化学抛光到电介质102上表面的水平。图1C说明了金属层E1的最后处理,其中氮化物罩106在金属导体104A/B以及电介质102的上表面之上密封。
参考图2,示出了典型的半导体设备200,具有金属镶嵌结构部分202和上部半导体层204,层204包括金属“VV”层206、电介质层206b、金属键合“LD”层208(其中层206和208可以由铝形成)、电介质210和保护性多胺罩212。
金属镶嵌结构部分202包括以垂直相继模式堆叠的多个与图1C的E1相似的金属层,如通过层E2、En(表示层E3至EZ-1的任何数字)至EZ所说明的,镶嵌金属层最上面也是最后一层与上部半导体设备204相邻。因而,图2左侧的所有金属导体,即104A、104A’至104A”,全都是在相对垂直堆叠的形成中构造的,使得一个金属导体在其下和/或其上的任何金属导体的垂直剖面A中定向。同样,图2右侧的所有金属导体,即104B、104B’至104B”,全都是在相对垂直堆叠的形成中构造的,使得一个金属导体在其下和/或其上的任何金属导体的垂直剖面B中定向。此外,宽度W分开金属导体堆叠。宽度W可以主要用每一层的电介质材料(102、102’、102”)和每个对应层的氮化物罩薄层(106、106’、106”)填充。就是金属导体堆叠A和B之间的这个区域W可以积聚由于金属导体对电介质层中不同热膨胀系数所造成的巨大应力量。
参考图3,半导体设备300说明了在金属导体堆叠A和B之间区域W中形成空气间隙302的一种实施例。在这种实施例中,在形成上部半导体层204之前,上部金属线层EZ最上面的部分被遮蔽以及通过下至最下面的金属线层E1除去材料形成空气间隙302(利用任何材料去除工艺,诸如像蚀刻、化学去除工艺等)。空气间隙302的宽度形成为使得每个对应的相邻金属线堆叠的边缘与空气间隙的内边缘之间的距离(表示为D)小于某个测量值,诸如50μm、25μm、10μm等。
参考图4,图3所示实施例的一种备选实施例,空气间隙302a可以通过非保形电介质,诸如通过沉积等离子增强化学汽相沉积(PECVD)沉积的SiO2,而“被夹断”。为了增强在空气间隙顶部的夹断,可能期望使用一系列窄空气间隙302a(宽度=0.1至5μm),如图4中所示,而不是如图3中所示的一个宽空气间隙302。
图10是图4的一种备选实施例,其中图10左侧的所有备选金属导体,即105A、105A’至105A”,全都是在相对垂直堆叠的形成中构造的,使得一个金属导体在其下和/或其上的任何金属导体的垂直剖面A中定向。同样,图10右侧的所有备选金属导体,即105B、105B’至105B”,全都是在相对垂直堆叠的形成中构造的,使得一个金属导体在其下和/或其上的任何金属导体的垂直剖面B中定向。这种实施例的不同之处在于金属导体彼此接触,或者说通过每个对应层的氮化物罩薄层(106、106’、106”)彼此电连接。此外,金属导体105A、105A’至105A”及同样还有105B、105B’至105B”可以具有大于1μm的垂直厚度。
参考图5,半导体设备400说明了在金属导体堆叠A和B之间的区域W中具有多个空气间隙的一种备选实施例。在这种实施例中,在金属线层E1的形成结束时,层E1的上表面被遮蔽并且空气间隙402形成,以基本上透入层E1(利用任何材料去除工艺)。随后,附加的层(E2、En、EZ)添加到层E1的顶部,并且层EZ的上表面被遮蔽,以类似地形成基本上穿透那一层的第二空气间隙404。虽然只示出了两个空气间隙,但是本领域普通技术人员将理解,可以形成任何数量的空气间隙。上部半导体层204是在空气间隙402/404的组合之上制造的。
参考图6,图5的一种备选实施例,罩层106”中的一系列窄开口404b便于空气间隙的“夹断”。在这种情况下,窄开口404b利用光刻和反应性离子蚀刻形成。然后,各向同性蚀刻(诸如稀释HF湿蚀刻)用于在电介质层中形成大的空气间隙404。小的开口404b可以容易地被后续沉积的非保形电介质206b夹断。
作为替代,从E2到EZ的任何其它层可以在形成之后被蚀刻,取决于半导体设备的设计需求,以类似的方式形成可以只穿透新形成的层或者穿透其下面任何数量的层的任何其它空气间隙,以减小区域W中的应力量。
参考图7,半导体设备500说明了在一层中(在这个例子中是层E1)形成金属填充物502的一种附加的备选实施例。金属填充物502可以与金属线104A和104B同时制造,并且相对于相邻金属线堆叠的侧边缘(在A和B)具有与空气间隙宽度相类似的尺寸属性小于10μm,如由D表示的。金属填充物502将以类似于空气间隙的方式释放金属堆叠A和B之间宽度为W的区域内的应力,因为金属填充物502具有与金属导体104A和104B相同的热膨胀系数。
此外,空气间隙504可以在金属填充物502之上被蚀刻通过基本上所有无金属填充物的层(即,E2、En和EZ),或者空气间隙可以贯穿如图4中所示并且在上面讨论的金属线堆叠层在单层或多层中形成。最后,上部半导体层204在金属填充物502/空气间隙504的组合之上制造。如本领域普通技术人员将理解的,任何数量的这种金属填充物结构和这种空气间隙都可以在结构之上一层一层地形成(潜在地是交替空气间隙和金属填充物)。
参考图8,在逻辑流程图中示出了根据一种实施例的制造半导体设备的方法,该流程提供绝缘体600以及提供第一多个垂直堆叠金属层602和接近所述第一多个垂直堆叠金属层的第二多个垂直堆叠金属层604。步骤602和604可以同时执行。然后,在所述第一多个垂直堆叠金属层和所述第二多个垂直堆叠金属层之间蚀刻至少一个空气间隙606。
空气间隙和金属填充物定位成在第一多个垂直堆叠金属层的第一侧边缘和第二多个垂直堆叠金属层的第二侧边缘之间小于某个测量值,诸如50μm、25μm、10μm等。如上所示,可以在第一垂直堆叠金属层和第二垂直堆叠金属层之间蚀刻至少一个第二空气间隙。同样,第一空气间隙和第二空气间隙之间的部分包括电介质绝缘材料。至少一个金属填充物可以沉积在第一垂直堆叠金属层和第二垂直堆叠金属层之间。同样,金属堆叠之间的电介质绝缘材料部分可以包括至少一个金属填充物和至少一个空气间隙。
此外,第一垂直堆叠金属层中每一层可以通过形成第一电介质绝缘体、把第一金属导体嵌入第一电介质绝缘体中并且用第一氮化物罩覆盖第一金属导体来制造。通过同时形成第二电介质绝缘体、把第二金属导体嵌入第二电介质绝缘体中并且用第二氮化物罩覆盖第二金属导体,这个过程可以同时形成第二多个垂直堆叠金属层中的每一层。
参考图9,在形成绝缘体的逻辑流程图700中示出了根据一种实施例的制造半导体设备的方法。在绝缘体上形成多个层。所述多个层中的每一层都包括电介质绝缘体、第一金属导体和接近第一金属导体的第二金属导体、以及氮化物罩702。通过重复步骤702多次以把多个层中每一层的每个第一金属导体彼此垂直对准来形成第一垂直堆叠金属结构,并且把多个层中每一层的每个第二金属导体彼此垂直对准(以形成第二垂直堆叠金属结构)704。在第一垂直堆叠金属结构与第二垂直堆叠金属结构之间形成至少一个空气间隙706。
空气间隙定位成在第一垂直堆叠金属结构的第一侧边缘和第二垂直堆叠金属结构的第二侧边缘之间小于某个测量值,诸如50μm、25μm、10μm等。可以在第一垂直堆叠金属结构和第二垂直堆叠金属结构之间蚀刻附加的空气间隙。第一空气间隙和第二空气间隙之间的部分包括电介质绝缘材料。至少一个金属填充物也可以沉积成位于第一垂直堆叠金属结构和第二垂直堆叠金属结构之间。至少一个金属填充物和至少一个空气间隙之间的部分包括电介质绝缘材料。
该方法还可以在电介质绝缘体中嵌入第一属导体和第二金属导体中,以及用第一氮化物罩覆盖第一金属导体和第二金属导体。
上述方法用于制造集成电路芯片。结果产生的集成电路芯片可以由制造者以原始晶片形式(即,作为具有多个未封装芯片的单个晶片)、作为裸管芯或者以封装形式分发。在后一种情况下,芯片安装在单芯片封装中(诸如塑料载体,具有附连到母板或其它更高级载体的导线)或者多芯片封装中(诸如具有任何一个或者两个表面互连或掩埋互连的陶瓷载体)。在任何一种情况下,芯片随后都与其它芯片、分立的电路元件和/或其它信号处理设备集成,作为(a)中间产品,诸如母板,或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品,从玩具和其它低端应用到具有显示器、键盘或其它输入设备和中央处理器的高级计算机产品。
对于本文的目的,“绝缘体”是一个相对术语,指允许比“导体”基本上少(<95%)的电流流动的材料或结构。本文提到的电介质(绝缘体)可以例如从干氧环境或蒸汽生长,然后构图。作为替代,本文的电介质可以从许多种候选的高介电常数(高-k)材料形成,包括但不限于氮化硅、氮氧化硅、SiO2和Si3N4的栅极电介质堆叠、以及像氧化钽的金属氧化物。本文电介质的厚度可以随所需的设备性能而变。本文所提到的导体可以由任何导电材料形成,诸如通过合适掺杂剂存在而变得导通的多晶硅(polysilicon)、非晶硅、非晶硅与多晶硅的组合及多晶硅-锗。作为替代,本文的导体可以是一种或多种金属,诸如钨、铪、钽、钼、钛或镍,或者金属硅化物、此类金属的任何合金,并且可以利用物理汽相沉积、化学汽相沉积或者本领域中已知的任何其它技术来沉积。
本文在构图任何材料时,要构图的材料可以任何已知的方式生长或沉积并且构图层(诸如有机光致抗蚀剂)可以在该材料上形成。构图层(抗蚀剂)可以暴露给曝光图案中所提供的某种形式的光辐射(例如,构图曝光、激光曝光等),然后抗蚀剂利用化学试剂来显影。这个过程改变了抗蚀剂暴露给光的部分的特性。然后,抗蚀剂的一部分可以被冲洗掉,留下抗蚀剂的另一部分保护要被构图的材料。然后执行材料去除过程(例如,等离子蚀刻等),以除去材料要被构图的未受保护部分。抗蚀剂随后被除去,以留下根据曝光图案构图的底层材料。
虽然在附图中只说明了一个或有限数量的晶体管,但是本领域普通技术人员将理解,许多不同类型的晶体管可以利用本文的实施例同时形成,而且附图是要显示多种不同类型晶体管的同时形成;但是,为了清晰并允许读者更容易认识到所说明的不同特征,附图简化成了只显示有限数量的晶体管。这不是要限定本文的实施例,因为,如本领域普通技术人员将理解的,实施例适用于包括许多附图中所示每种类型晶体管的结构。
此外,当其在附图中定向和说明时,本文所使用的诸如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上部”、“下部”、“在...之下”、“在...下面”、“在...之上”、“在...上面”、“平行”、“垂直”等术语应当理解为是相对位置(除非另外指出)。诸如“接触”、“...上面”、“直接接触”、“邻接”、“直接相邻”等术语意味着至少一个元件物理地接触另一个元件(没有其它元件隔开所述元件)。
本文所使用的术语仅仅是为了描述特定的实施例而不是要作为本发明的限制。如在此所使用的,除非上下文明确地另外指出,否则单数形式“一”、“一个”和“这个”是要也包括复数形式。还应当理解,当在本说明书使用时,术语“包括”和/或“包含”规定所述特征、整数、步骤、操作、元件和/或组件的存在,但是并不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
以下权利要求中所有装置或步骤加功能元素的对应结构、材料、动作及等价物都是要包括用于结合具体所述的其它所述元素执行所述功能的任何结构、材料或行为。已经为了说明和描述给出了本文实施例的描述,但这不是详尽的或者要把本发明限定到所公开的形式。在不背离本文实施例的范围与主旨的情况下,许多修改和变化对本领域普通技术人员都将是显而易见的。实施例的选择和描述是为了最好地解释本发明的原理和实践应用,并使本领域其他普通技术人员能够理解本发明具有适于预期特定使用的各种修改的各种实施例。

Claims (21)

1.一种半导体设备,包括:
绝缘体;以及
所述绝缘体上的多个垂直堆叠层,所述垂直堆叠层中的每一层都包括:
至少一个第一电介质绝缘体部分;
所述第一电介质绝缘体部分中的至少一个第一导体;
覆盖所述第一导体的至少一个第一氮化物罩;
至少一个第二电介质绝缘体部分;
所述第一电介质绝缘体部分中的至少一个第二导体;以及
覆盖所述第二导体的第二氮化物罩,
所述垂直堆叠层中的所述第一导体形成第一垂直堆叠导体层,
所述垂直堆叠层中的所述第二导体形成第二垂直堆叠导体层,
所述第一垂直堆叠导体层接近所述第二垂直堆叠导体层,
所述垂直堆叠层中的每一层还包括位于所述第一垂直堆叠导体层和所述第二垂直堆叠导体层之间的堆叠间材料,以及
所述堆叠间材料包括至少一个空气间隙。
2.如权利要求1所述的半导体设备,所述空气间隙定位成在所述第一垂直堆叠层的第一侧边缘与所述第二垂直堆叠层的第二侧边缘之间小于10μm。
3.如权利要求1所述的半导体设备,所述空气间隙包括位于第二空气间隙下面的第一空气间隙,以及
所述堆叠间材料包括电介质绝缘材料。
4.如权利要求1所述的半导体设备,所述堆叠间材料还包括:
至少一个金属填充物,
所述金属填充物和所述空气间隙之间的所述堆叠间材料的一部分包括电介质绝缘材料。
5.如权利要求1所述的半导体设备,所述第一导体和所述第二导体包括铜。
6.如权利要求1所述的半导体设备,所述至少一个第一导体与所述第二导体电连接并直接接触,
所述第一导体和所述第二导体中的所述至少一个导体具有大于1μm的垂直厚度。
7.一种半导体设备,包括:
绝缘体;
所述绝缘体上的多个层,所述层中的每一层都包括第一导体和接近所述第一导体的第二导体;
所述层中的所述第一导体包括第一垂直堆叠结构,以及所述层中的所述第二导体包括第二垂直堆叠结构;以及
所述层中的至少一个空气间隙位于所述第一垂直堆叠结构和所述第二垂直堆叠结构之间。
8.如权利要求7所述的半导体设备,所述空气间隙定位成在所述第一垂直堆叠结构的第一侧边缘与所述第二垂直堆叠结构的第二侧边缘之间小于10μm。
9.如权利要求7所述的半导体设备,所述空气间隙包括位于第二空气间隙下面的第一空气间隙,
所述第一空气间隙和所述第二空气间隙之间的所述层的一部分包括电介质绝缘材料。
10.如权利要求7所述的半导体设备,还包括:
位于所述第一垂直堆叠结构和所述第二垂直堆叠结构之间的至少一个金属填充物,
所述金属填充物和所述空气间隙之间的一部分包括电介质绝缘材料。
11.如权利要求7所述的半导体设备,所述第一导体和所述第二导体包括铜。
12.一种制造半导体设备的方法,所述方法包括:
形成绝缘体;
以下述过程在所述绝缘体上形成多个垂直堆叠绝缘体层,所述过程包括:把第一金属导体和第二金属导体嵌入所述堆叠绝缘体层中的每一层,以形成多个第一垂直堆叠金属层和接近所述第一垂直堆叠金属层的多个第二垂直堆叠金属层;以及
在所述第一垂直堆叠金属层和所述第二垂直堆叠金属层之间的所述垂直堆叠绝缘体层的堆叠间材料中形成至少一个空气间隙。
13.如权利要求12所述的方法,还包括:
把所述空气间隙定位成在所述第一多个垂直堆叠金属层的第一侧边缘与所述第二多个垂直堆叠金属层的第二侧边缘之间小于10μm。
14.如权利要求12所述的方法,还包括:
在所述堆叠间材料中形成第二空气间隙,
所述第一空气间隙和所述第二空气间隙之间的所述堆叠间材料的一部分包括电介质绝缘材料。
15.如权利要求12所述的方法,还包括:
在所述堆叠间材料中形成至少一个金属填充物,
位于所述金属填充物和所述空气间隙之间的所述堆叠间材料的一部分包括电介质绝缘材料。
16.如权利要求12所述的方法,所述形成所述第一多个垂直堆叠金属层中的每一层还包括:
形成第一电介质绝缘体部分;
把所述第一金属导体中的一个嵌入到所述第一电介质绝缘体部分中;以及
用第一氮化物罩覆盖所述第一金属导体;
所述形成所述第二多个垂直堆叠金属层中的每一层还包括:
形成第二电介质绝缘体部分;
把所述第二金属导体中的一个嵌入到所述第二电介质绝缘体部分中;以及
用第二氮化物罩覆盖所述第二金属导体。
17.一种制造半导体设备的方法,所述方法包括:
形成绝缘体;
在所述绝缘体上形成多个层,所述层中的每一层都包括电介质绝缘体部分、第一金属导体和接近所述第一金属导体的第二金属导体、以及氮化物罩;
通过在所述层相继地在所述绝缘体上形成时彼此垂直对准所述层中的每一层的每个所述第一金属导体来形成第一垂直堆叠金属结构,以及通过在所述层相继地在所述绝缘体上形成时垂直对准每个所述第二金属导体来形成第二垂直堆叠金属结构;以及
蚀刻所述第一垂直堆叠金属结构与所述第二垂直堆叠金属结构之间的所述层中的至少一个空气间隙。
18.如权利要求17所述的方法,还包括:
把所述空气间隙定位成在所述第一垂直堆叠金属结构的第一侧边缘与所述第二垂直堆叠金属结构的第二侧边缘之间小于10μm。
19.如权利要求17所述的方法,还包括:
在所述第一垂直堆叠金属结构与所述第二垂直堆叠金属结构之间的所述层中蚀刻第二空气间隙,
所述第一空气间隙和所述第二空气间隙之间的所述层的一部分包括电介质绝缘材料。
20.如权利要求17所述的方法,还包括:
在所述第一垂直堆叠金属结构和所述第二垂直金属堆叠结构之间沉积至少一个金属填充物,
所述金属填充物和所述空气间隙之间的所述层的一部分包括电介质绝缘材料。
21.如权利要求17所述的方法,还包括:在所述第一垂直堆叠金属结构和所述第二垂直堆叠金属结构之间的所述层中形成多个交替的空气间隙和金属填充物结构。
CN201280045981.0A 2011-09-22 2012-09-11 用于减小垂直裂纹传播的结构与方法 Active CN103843121B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/239,533 US8604618B2 (en) 2011-09-22 2011-09-22 Structure and method for reducing vertical crack propagation
US13/239,533 2011-09-22
PCT/US2012/054548 WO2013043407A1 (en) 2011-09-22 2012-09-11 Structure and method for reducing vertical crack propagation

Publications (2)

Publication Number Publication Date
CN103843121A true CN103843121A (zh) 2014-06-04
CN103843121B CN103843121B (zh) 2016-11-02

Family

ID=47910380

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280045981.0A Active CN103843121B (zh) 2011-09-22 2012-09-11 用于减小垂直裂纹传播的结构与方法

Country Status (4)

Country Link
US (2) US8604618B2 (zh)
CN (1) CN103843121B (zh)
DE (1) DE112012003959B4 (zh)
WO (1) WO2013043407A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106033754A (zh) * 2015-03-11 2016-10-19 联华电子股份有限公司 具有纳米孔隙的半导体元件及其制造方法
CN106486477A (zh) * 2015-08-27 2017-03-08 格罗方德半导体公司 具有裂纹终止的集成电路结构及其形成方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604618B2 (en) * 2011-09-22 2013-12-10 International Business Machines Corporation Structure and method for reducing vertical crack propagation
US9425096B2 (en) * 2014-07-14 2016-08-23 Qualcomm Incorporated Air gap between tungsten metal lines for interconnects with reduced RC delay
US9536842B2 (en) * 2014-12-18 2017-01-03 GlobalFoundries, Inc. Structure with air gap crack stop
US10126260B2 (en) 2015-05-07 2018-11-13 International Business Machines Corporation Moisture detection and ingression monitoring systems and methods of manufacture
US9589911B1 (en) 2015-08-27 2017-03-07 Globalfoundries Inc. Integrated circuit structure with metal crack stop and methods of forming same
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10199461B2 (en) * 2015-10-27 2019-02-05 Texas Instruments Incorporated Isolation of circuit elements using front side deep trench etch
US9892961B1 (en) 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US9824982B1 (en) 2016-08-09 2017-11-21 International Business Machines Corporation Structure and fabrication method for enhanced mechanical strength crack stop
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
WO2020118301A1 (en) * 2018-12-07 2020-06-11 Sunrise Memory Corporation Methods for forming multi-layer vertical nor-type memory string arrays
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1638089A (zh) * 2003-08-04 2005-07-13 国际商业机器公司 用于低k介电材料的包括回蚀的镶嵌互连结构
US20080237868A1 (en) * 2007-03-29 2008-10-02 International Business Machines Corporation Method and structure for ultra narrow crack stop for multilevel semiconductor device
US20110018091A1 (en) * 2009-07-24 2011-01-27 International Business Machines Corporation Fuse link structures using film stress for programming and methods of manufacture

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789302A (en) 1997-03-24 1998-08-04 Siemens Aktiengesellschaft Crack stops
US6492732B2 (en) * 1997-07-28 2002-12-10 United Microelectronics Corp. Interconnect structure with air gap compatible with unlanded vias
US6022791A (en) 1997-10-15 2000-02-08 International Business Machines Corporation Chip crack stop
KR100278010B1 (ko) 1998-01-07 2001-01-15 윤종용 절연층에서의균열발생이방지된반도체소자및균열방지방법
US6214719B1 (en) 1999-09-30 2001-04-10 Novellus Systems, Inc. Method of implementing air-gap technology for low capacitance ILD in the damascene scheme
US6252290B1 (en) * 1999-10-25 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to form, and structure of, a dual damascene interconnect device
US6815329B2 (en) 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6261945B1 (en) * 2000-02-10 2001-07-17 International Business Machines Corporation Crackstop and oxygen barrier for low-K dielectric integrated circuits
US6495918B1 (en) 2000-09-05 2002-12-17 Infineon Technologies Ag Chip crack stop design for semiconductor chips
US6465895B1 (en) * 2001-04-05 2002-10-15 Samsung Electronics Co., Ltd. Bonding pad structures for semiconductor devices and fabrication methods thereof
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
US7138329B2 (en) 2002-11-15 2006-11-21 United Microelectronics Corporation Air gap for tungsten/aluminum plug applications
US6815813B1 (en) 2003-07-01 2004-11-09 International Business Machines Corporation Self-contained heat sink and a method for fabricating same
US20050026397A1 (en) 2003-07-28 2005-02-03 International Business Machines Corporation Crack stop for low k dielectrics
US7361991B2 (en) * 2003-09-19 2008-04-22 International Business Machines Corporation Closed air gap interconnect structure
JP4417202B2 (ja) 2004-08-19 2010-02-17 Necエレクトロニクス株式会社 半導体装置
US7479447B2 (en) 2005-04-04 2009-01-20 International Business Machines Corporation Method of forming a crack stop void in a low-k dielectric layer between adjacent fuses
US7572738B2 (en) 2005-05-23 2009-08-11 Sony Corporation Crack stop trenches in multi-layered low-k semiconductor devices
US20070102792A1 (en) 2005-11-07 2007-05-10 Ping-Chang Wu Multi-layer crack stop structure
US7876547B2 (en) * 2007-05-30 2011-01-25 International Business Machines Corporation Vertical parallel plate capacitor structures
US7704804B2 (en) 2007-12-10 2010-04-27 International Business Machines Corporation Method of forming a crack stop laser fuse with fixed passivation layer coverage
US7871902B2 (en) * 2008-02-13 2011-01-18 Infineon Technologies Ag Crack stop trenches
US7790577B2 (en) 2008-07-17 2010-09-07 International Business Machines Corporation Crackstop structures and methods of making same
US7955952B2 (en) * 2008-07-17 2011-06-07 International Business Machines Corporation Crackstop structures and methods of making same
TWI505412B (zh) * 2009-01-19 2015-10-21 Jds Uniphase Corp 密封半導體裝置
US8237246B2 (en) 2009-02-12 2012-08-07 International Business Machines Corporation Deep trench crackstops under contacts
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8304906B2 (en) * 2010-05-28 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Partial air gap formation for providing interconnect isolation in integrated circuits
US8604618B2 (en) * 2011-09-22 2013-12-10 International Business Machines Corporation Structure and method for reducing vertical crack propagation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1638089A (zh) * 2003-08-04 2005-07-13 国际商业机器公司 用于低k介电材料的包括回蚀的镶嵌互连结构
US20080237868A1 (en) * 2007-03-29 2008-10-02 International Business Machines Corporation Method and structure for ultra narrow crack stop for multilevel semiconductor device
US20110018091A1 (en) * 2009-07-24 2011-01-27 International Business Machines Corporation Fuse link structures using film stress for programming and methods of manufacture

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106033754A (zh) * 2015-03-11 2016-10-19 联华电子股份有限公司 具有纳米孔隙的半导体元件及其制造方法
CN106033754B (zh) * 2015-03-11 2019-04-12 联华电子股份有限公司 具有纳米孔隙的半导体元件及其制造方法
CN106486477A (zh) * 2015-08-27 2017-03-08 格罗方德半导体公司 具有裂纹终止的集成电路结构及其形成方法
CN106486477B (zh) * 2015-08-27 2019-10-01 格罗方德半导体公司 具有裂纹终止的集成电路结构及其形成方法

Also Published As

Publication number Publication date
DE112012003959B4 (de) 2020-12-24
US8604618B2 (en) 2013-12-10
WO2013043407A1 (en) 2013-03-28
US20130075913A1 (en) 2013-03-28
CN103843121B (zh) 2016-11-02
DE112012003959T5 (de) 2014-07-03
US20130171817A1 (en) 2013-07-04

Similar Documents

Publication Publication Date Title
CN103843121A (zh) 用于减小垂直裂纹传播的结构与方法
CN100495705C (zh) 半导体组件、封环结构及其形成方法
CN112736044A (zh) 用于制造半导体装置封装的方法、封装和并入有此类封装的系统
US7663159B2 (en) Seal ring corner design
CN105280591A (zh) 具有保护层的自对准互连件
US20070218678A1 (en) Method of manufacturing wafer level stack package
CN109891588A (zh) 三维存储器件及其制造方法
CN102456665A (zh) 用于金属-氧化物-金属电容器的保护结构
CN103050457B (zh) 用于半导体结构接触的隔离件
CN102790017A (zh) 半导体部件和制造半导体部件的方法
US11955441B2 (en) Interconnect structure and forming method thereof
CN103367234B (zh) 半导体结构的形成方法
CN108109957A (zh) 系统级封装抗静电转接板
TWI707401B (zh) 基本原則區域中完全對準介層窗
US9082781B2 (en) Semiconductor article having a zig-zag guard ring and method of forming the same
CN108630651A (zh) 具有浮岛的片上电容器
US20220254739A1 (en) Specificatdevices with through silicon vias, guard rings and methods of making the same
CN102760691B (zh) 硅通孔的形成方法
US10833025B2 (en) Compressive zone to reduce dicing defects
CN103377990A (zh) 硅通孔结构
CN103165523B (zh) 互连结构的制造方法
CN103177973B (zh) 一种加厚压焊块的制作方法
CN103137545B (zh) 半导体器件及其形成方法
CN111095526A (zh) 用于制造半导体器件的方法以及半导体器件
CN103247601A (zh) 铜互连结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171117

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171117

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171123

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171123

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right