CN103839879A - 半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制作方法，该方法在以经过洗边处理的图形化光刻胶层为掩模刻蚀层间介质层以形成接触孔的步骤中，层间介质层中对应半导体衬底边缘区域的部分也会被去除，致使半导体衬底的边缘区域暴露出来，在层间介质层及接触孔上形成第二粘连层之前，先在半导体衬底的边缘区域上形成一层第一粘连层，这样半导体衬底边缘区域与第二粘连层之间形成有第一粘连层，而第一粘连层与第二粘连层之间具有良好的粘附效果，因此，在形成第二粘连层的后续工艺中，第二粘连层中对应半导体衬底边缘区域的部分不会出现剥落的问题，因而不会产生剥落的粘连层所导致的一系列问题。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件及其制作方法。
背景技术
在半导体衬底上形成元件之后，会在半导体衬底上布金属互连线，以获得所需半导体器件。下面结合图1至图6对一种半导体器件的制作方法作简单介绍。
如图1所示，提供半导体衬底1，其具有边缘区域1a及非边缘区域1b，半导体衬底1上形成有多种元件（未图示）。在半导体衬底1上形成层间介质层，然后利用化学机械研磨（CMP）工艺对该层间介质层进行平坦化处理，得到表面平整的层间介质层2。
如图2所示，在层间介质层2上形成光刻胶层，然后对光刻胶层进行曝光、显影，以形成图形化光刻胶层3，图形化光刻胶层3用于定义接触孔（contacthole）的位置。为了避免形成光刻胶层之后光刻胶层会扩散到层间介质层2的侧壁边沿及半导体衬底1的侧壁边沿，以及避免在机械搬送过程中，光刻胶层中对应边缘区域1a的部分会剥落以致造成污染，会对所述光刻胶层进行洗边处理，所述洗边处理将光刻胶层中对应边缘区域1a的部分（如图中虚线部分所示）去除掉，因此，层间介质层2中对应边缘区域1a的部分并未被图形化光刻胶层3覆盖。
如图3所示，以图形化光刻胶层3为掩模对层间介质层2进行刻蚀，未被图形化光刻胶层3覆盖住的层间介质层会被去除，以形成接触孔4，接触孔4定义了局部互连金属的路径形式。另外，由于层间介质层2中对应边缘区域1a的部分并未被图形化光刻胶层3覆盖住，因此，在刻蚀形成接触孔4的同时，层间介质层2中对应边缘区域1a的部分也会被去除，使半导体衬底1的边缘区域1a暴露出来。
如图4所示，去除图3所示的图形化光刻胶层3，形成粘连层5，粘连层5不仅覆盖在层间介质层2上，还覆盖在接触孔4的侧壁及底壁上。另外，由于半导体衬底1的边缘区域1a是外露的，因此，半导体衬底1的边缘区域1a上也会覆盖有粘连层5。
如图5所示，在粘连层5上形成互连金属层6，互连金属层6将接触孔4填满，粘连层5充当互连金属层6与层间介质层2之间的黏合剂。
如图6所示，利用化学机械研磨工艺对互连金属层6及粘连层5进行平坦化处理，直至露出层间介质层2。
更多的有关接触孔的填充方法可参照于2011年1月5日公开、公开号为CN101937864A的中国专利。
但是，继续参照图4所示，由于半导体衬底1通常为硅衬底，粘连层5的材料通常为Ti/TiN，而Ti/TiN与硅衬底之间的粘附效果很差，因此，粘连层5中对应边缘区域1a的部分会出现剥落（peeling）的问题。剥落的粘连层会带来诸多不良的影响：由于粘连层5中对应边缘区域1a的部分与半导体衬底边缘区域1a之间的粘附效果很差，当粘连层5中对应边缘区域1a的部分受到外界的冲击或晃动作用时很容易从半导体衬底1上脱落下来，脱落的粘连层很可能会进入制造半导体器件的设备中，以致影响了设备的正常操作或操作精度，例如脱落的粘连层可能会掉落到静电吸盘上，导致静电吸盘的表面不平整，进而影响了在静电吸盘上被加工器件的加工精度；另外，在清洗工艺中液体的作用下，有可能会导致粘连层的脱落，且脱落的粘连层会在液体的作用下进入半导体器件内部，且由于粘连层是导电的，这会严重影响半导体器件电学性能和长期可靠性。
发明内容
本发明要解决的问题是防止现有半导体器件制作方法中位于半导体衬底边缘区域上方的粘连层会剥落。
为解决上述问题，本发明提供了一种半导体器件的制作方法，其包括：
提供半导体衬底，其具有边缘区域；
在所述半导体衬底上形成层间介质层，对所述层间介质层进行平坦化处理；
在所述层间介质层上形成图形化光刻胶层，所述图形化光刻胶层经过了洗边处理，所述洗边处理使得所述层间介质层中对应所述边缘区域的部分未被所述图形化光刻胶层覆盖；
去除未被所述图形化光刻胶层覆盖的层间介质层，以形成接触孔，并使得所述半导体衬底的边缘区域暴露出来；
去除残余的图形化光刻胶层，在所述半导体衬底的边缘区域上形成第一粘连层；
在所述层间介质层、接触孔及第一粘连层上形成第二粘连层；
在所述第二粘连层上形成互连金属层，所述互连金属层将所述接触孔填满。
可选地，所述洗边处理至少为WEE处理、EBR处理中的一种。
可选地，第一粘连层的材料为氧化硅。
可选地，所述半导体衬底为硅衬底，所述第一粘连层通过选择性热氧化方法形成。
可选地，所述选择性热氧化方法的工艺参数包括：O2的流量为5sccm-500sccm，N2的流量为5sccm-500sccm，功率为50w-1000w。
可选地，所述第二粘连层至少包括钛层、氮化钛层中的一种。
可选地，所述互连金属层的材料为钨或铝。
可选地，所述边缘区域的宽度为0.5mm-3mm。
可选地，所述第一粘连层的厚度为1mm-30mm。
另外，本发明还提供了一种半导体器件，其包括：
半导体衬底，其具有边缘区域；
形成在所述半导体衬底非边缘区域上方的层间介质层，所述层间介质层内形成有接触孔；
形成在所述半导体衬底边缘区域上的第一粘连层；
形成在所述第一粘连层、接触孔底壁及侧壁上的第二粘连层；
形成在所述第二粘连层上方并将所述接触孔填满的互连金属层。
可选地，所述第一粘连层的材料为氧化硅。
可选地，所述半导体衬底为硅衬底。
可选地，所述第二粘连层至少包括钛层、氮化钛层中的一种。
可选地，所述互连金属层的材料为钨或铝。
可选地，所述边缘区域的宽度为0.5mm-3mm。
可选地，所述第一粘连层的厚度为1mm-30mm。
与现有技术相比，本发明具有以下优点：
在以经过洗边处理的图形化光刻胶层为掩模刻蚀层间介质层以形成接触孔的步骤中，层间介质层中对应半导体衬底边缘区域的部分也会被去除，致使半导体衬底的边缘区域暴露出来，在层间介质层及接触孔上形成第二粘连层之前，先在半导体衬底的边缘区域上形成一层第一粘连层，这样半导体衬底边缘区域与第二粘连层之间形成有第一粘连层，而第一粘连层与第二粘连层之间具有良好的粘附效果，因此，在形成第二粘连层的后续工艺中，第二粘连层中对应半导体衬底边缘区域的部分不会出现剥落的问题，因而不会产生剥落的粘连层所导致的一系列问题。
进一步地，当半导体衬底为硅衬底时，可直接通过选择性热氧化方法形成第一粘连层，节省了制作成本。
附图说明
图1至图6是现有一种半导体器件制作方法中半导体器件在各个制作阶段的剖视图；
图7是本发明的一个实施例中半导体器件的制作流程图；
图8至图13是本发明的一个实施例中半导体器件在各个制作阶段的剖视图。
具体实施方式
下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
图7是本发明的一个实施例中半导体器件的制作流程图，图8至图13是本发明的一个实施例中半导体器件在各个制作阶段的剖视图，下面将图7及图8至图13结合起来对本发明的技术方案进行详细说明。
首先执行图7中的步骤S1：提供半导体衬底，其具有边缘区域。
如图8所示，半导体衬底10具有边缘区域（edge）11及非边缘区域12。在一个实施例中，半导体衬底10为硅衬底，可根据半导体器件的具体要求在硅衬底中掺杂其它元素。当然，半导体衬底10也可选用其它合适的衬底。半导体衬底10上形成有多种元件（未图示），包括有源元件如晶体管及无源元件。例如，半导体衬底10上形成有有源区、栅极、源极、漏极等等。在半导体衬底10上形成元件之后，需要布金属互连线，以形成需要的半导体器件。
接着执行图7中的步骤S2：在半导体衬底上形成层间介质层，对层间介质层进行平坦化处理。
继续参照图8所示，半导体衬底10的边缘区域11及非边缘区域12上均形成有层间介质层20。在一个实施例中，层间介质层20的材料为氧化硅，其可利用化学气相沉积（CVD）方法形成。在半导体衬底10上形成层间介质层之后，可利用化学机械研磨方法对层间介质层进行平坦化处理，以形成表面平整的层间介质层20。
接着执行图7中的步骤S3：在层间介质层上形成经过了洗边处理的图形化光刻胶层。
如图9所示，在层间介质层20上形成图形化光刻胶层30，图形化光刻胶层30用于定义接触孔的位置。在一个实施例中，图形化光刻胶层30的形成方法包括：在层间介质层20上形成光刻胶层（未图示），对所述光刻胶层进行曝光、显影，即可得到图形化的光刻胶层。但是考虑到形成光刻胶层之后光刻胶层会扩散到层间介质层20的侧壁边沿及半导体衬底10的侧壁边沿，以及在机械搬送过程中，光刻胶层中对应边缘区域11的部分会剥落以致造成污染，因此会对所述光刻胶层进行洗边处理，所述洗边处理将光刻胶层中对应边缘区域11的部分（图中虚线所示部分）去除掉。
在一个实施例中，利用EBR（edge bead removal）处理的方法来进行所述洗边处理，EBR处理可以设定光刻胶层的去除宽度，所述光刻胶层的去除宽度即为半导体衬底边缘区域11宽度。在一个实施例中，所述光刻胶层的去除宽度即半导体衬底边缘区域11宽度为0.5mm-3mm。EBR处理是在旋涂光刻胶层时利用去边胶剂来去除边缘的光刻胶层。利用EBR处理时，先对光刻胶层进行EBR处理，再对光刻胶层进行曝光、显影，进而得到图形化的光刻胶层。
在另一个实施例中，利用WEE（wafer edge expose）处理的方法来进行所述洗边处理。WEE处理可以设定光刻胶层的去除宽度，所述光刻胶层的去除宽度即为半导体衬底边缘区域11宽度。在一个实施例中，所述光刻胶层的去除宽度即半导体衬底边缘区域11宽度为0.5mm-3mm。与EBR处理所设定的光刻胶层去除宽度相比，WEE处理可以设定更小的光刻胶层去除宽度。WEE处理是先对边缘的光刻胶层进行曝光，然后利用显影液来去除边缘的光刻胶层。利用WEE处理时，先对光刻胶层进行曝光、显影，进而得到图形化的光刻胶层，然后再对边缘的光刻胶层进行曝光、显影，进而去除边缘的光刻胶层。
在另一个实施例中，利用EBR处理+WEE处理的方法来进行所述洗边处理，进行EBR处理之后，利用WEE处理来清除EBR处理带来的毛刺。
因此，图形化光刻胶层30经过了洗边处理之后，层间介质层20中对应边缘区域11的部分并未被图形化光刻胶层30覆盖。
接着执行图7中的步骤S4：去除未被图形化光刻胶层覆盖的层间介质层，以形成接触孔，并使得半导体衬底的边缘区域暴露出来。
结合图9及图10所示，以图形化光刻胶层30为掩模对层间介质层20进行刻蚀，未被图形化光刻胶层30覆盖的层间介质层20会被去除，由于图形化光刻胶层30定义了接触孔的位置，因此层间介质层20内会形成接触孔21。另外，由于层间介质层20中对应边缘区域11的部分并未被图形化光刻胶层30覆盖，因此，层间介质层20中对应边缘区域11的部分也会被刻蚀，从而使半导体衬底的边缘区域11暴露出来。
接着执行图7中的步骤S5：去除残余的图形化光刻胶层，在半导体衬底的边缘区域上形成第一粘连层。
如图11所示，去除图10所示的图形化光刻胶层30之后，在半导体衬底的边缘区域11上形成第一粘连层40。第一粘连层40的宽度即为半导体衬底边缘区域11的宽度。在一个实施例中，第一粘连层40的宽度即半导体衬底边缘区域11的宽度为0.5mm-3mm。在一个实施例中，第一粘连层40的厚度为1mm-30mm。在一个实施例中，第一粘连层40的材料为氧化硅。当第一粘连层40的材料为氧化硅时，可选用硅衬底来作为半导体衬底10，这样就可以直接通过热氧化方法来形成第一粘连层40，节省了制作成本。由于仅需在半导体衬底边缘区域11上形成第一粘连层40，因此，可利用选择性热氧化（beveloxidation）方法来形成第一粘连层40，即利用罩子将半导体衬底10的非边缘区域12密封住，仅使半导体衬底边缘区域11暴露在含氧环境中，进而使半导体衬底边缘区域11发生氧化反应并生成氧化硅。作为一个具体的实施例，所述选择性热氧化方法的工艺参数包括：O2的流量为5sccm-500sccm，N2的流量为5sccm-500sccm，功率为50w-1000w。
接着执行图7中的步骤S6：在层间介质层、接触孔及第一粘连层上形成第二粘连层。
如图12所示，第二粘连层50不仅覆盖在层间介质层20上，还覆盖在接触孔21的侧壁及底壁上，另外，第二粘连层50还覆盖在第一粘连层40上。在一个实施例中，第二粘连层50至少包括钛层、氮化钛层中的一种，当第二粘连层50包括钛层及氮化钛层时，氮化钛层形成在钛层上方，钛层可利用溅射的方法形成，氮化钛层可利用CVD方法形成。
由于在半导体衬底边缘区域11与第二粘连层50之间形成有第一粘连层40，而第一粘连层40与第二粘连层50之间具有良好的粘附效果，因此，在形成第二粘连层50的后续工艺中，第二粘连层50中对应半导体衬底边缘区域11的部分不会出现剥落的问题，因而不会产生剥落的第二粘连层50所导致的一系列其它问题（参照背景技术的相关内容）。
发明人发现，第一粘连层40的厚度以及第一粘连层40的宽度即半导体衬底边缘区域11的宽度会直接影响第一粘连层40与第二粘连层50之间的粘附效果，进而直接影响第二粘连层50是否会剥落。进一步地，发明人发现，当第一粘连层40的宽度即半导体衬底边缘区域11的宽度为0.5mm-3mm，第一粘连层的厚度为1mm-30mm时，可以使得第一粘连层40与第二粘连层50之间具有良好的粘附效果，防止第二粘连层50剥落。
最后执行图7中的步骤S7：在第二粘连层上形成互连金属层，互连金属层将接触孔填满。
如图13所示，互连金属层60将接触孔21填满，接触孔21内的第二粘连层50作为互连金属层60与层间介质层20之间的黏合剂。在一个实施例中，互连金属层60的材料为钨，其可利用低压化学气相沉积（LPCVD）方法形成。之后可利用化学机械研磨工艺对互连金属层60、第二粘连层50进行平坦化处理，直至露出层间介质层20。当接触孔21的深宽比较小时，互连金属层60的材料还可选择铝。
需说明的是，第二粘连层50的材料应该根据层间介质层20及互连金属层60的材料来选择，以确保能够作为层间介质层20与互连金属层60之间的黏合剂，而第一粘连层40的材料应该根据第二粘连层50的材料来选择，以确保第一粘连层40与第二粘连层50之间具有良好的粘附效果。因此，第一粘连层40、第二粘连层50、层间介质层20、互连金属层60的材料不应仅仅局限于上述实施例。
根据上述制作方法，本发明还提供了一种半导体器件，如图13所示，该器件包括：
半导体衬底10，其具有边缘区域11及非边缘区域12，在一个实施例中，半导体衬底10为硅衬底；
形成在半导体衬底非边缘区域12上方的层间介质层20，层间介质层20内形成有接触孔21，在一个实施例中，层间介质层20的材料为氧化硅；
形成在半导体衬底边缘区域11上的第一粘连层40，在一个实施例中，第一粘连层40的材料为氧化硅，第一粘连层40的宽度即半导体衬底边缘区域11的宽度为0.5mm-3mm，第一粘连层的厚度为1mm-30mm；
形成在第一粘连层40、接触孔21底壁及侧壁上的第二粘连层50，在一个实施例中，第二粘连层50至少包括钛层、氮化钛层中的一种；
形成在第二粘连层50上方并将接触孔21填满的互连金属层60，在一个实施例中，互连金属层60的材料为钨或铝。
上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。

Claims (16)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，其具有边缘区域；
在所述半导体衬底上形成层间介质层，对所述层间介质层进行平坦化处理；
在所述层间介质层上形成图形化光刻胶层，所述图形化光刻胶层经过了洗边处理，所述洗边处理使得所述层间介质层中对应所述边缘区域的部分未被所述图形化光刻胶层覆盖；
去除未被所述图形化光刻胶层覆盖的层间介质层，以形成接触孔，并使得所述半导体衬底的边缘区域暴露出来；
去除残余的图形化光刻胶层，在所述半导体衬底的边缘区域上形成第一粘连层；
在所述层间介质层、接触孔及第一粘连层上形成第二粘连层；
在所述第二粘连层上形成互连金属层，所述互连金属层将所述接触孔填满。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述洗边处理至少为WEE处理、EBR处理中的一种。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，第一粘连层的材料为氧化硅。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述半导体衬底为硅衬底，所述第一粘连层通过选择性热氧化方法形成。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述选择性热氧化方法的工艺参数包括：O2的流量为5sccm-500sccm，N2的流量为5sccm-500sccm，功率为50w-1000w。
6.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述第二粘连层至少包括钛层、氮化钛层中的一种。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述互连金属层的材料为钨或铝。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述边缘区域的宽度为0.5mm-3mm。
9.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一粘连层的厚度为1mm-30mm。
10.一种半导体器件，其特征在于，包括：
半导体衬底，其具有边缘区域；
形成在所述半导体衬底非边缘区域上方的层间介质层，所述层间介质层内形成有接触孔；
形成在所述半导体衬底边缘区域上的第一粘连层；
形成在所述第一粘连层、接触孔底壁及侧壁上的第二粘连层；
形成在所述第二粘连层上方并将所述接触孔填满的互连金属层。
11.根据权利要求10所述的半导体器件，其特征在于，所述第一粘连层的材料为氧化硅。
12.根据权利要求11所述的半导体器件，其特征在于，所述半导体衬底为硅衬底。
13.根据权利要求11所述的半导体器件，其特征在于，所述第二粘连层至少包括钛层、氮化钛层中的一种。
14.根据权利要求13所述的半导体器件，其特征在于，所述互连金属层的材料为钨或铝。
15.根据权利要求10所述的半导体器件，其特征在于，所述边缘区域的宽度为0.5mm-3mm。
16.根据权利要求10所述的半导体器件，其特征在于，所述第一粘连层的厚度为1mm-30mm。
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